初步
36-mbit qdr™-二 sram 4-字 突发
体系结构
CY7C1413V18
CY7C1426V18
CY7C1411V18
CY7C1415V18
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
12月 3rd
,2003
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 号码: 38-05591 rev. ** 修订 六月 15, 2004
特点
• 分开 独立 阅读 和 写 数据 端口
— 支架 并发 交易记录
• 250-mhz 时钟 用于 高 带宽
• 4-字 突发 用于 减少 地址 总线 频率
• 双 数据 费率 (ddr) 接口 开启 两者都有 阅读 和
写 端口 (数据 已转移 在 500 mhz) 在 250 mhz
• 两个 输入 时钟 (k 和 k
) 用于 精确 ddr 计时
— sram 用途 上升 边缘 仅
• 两个 输出 时钟 (c 和 c
) 帐户 用于 时钟 偏斜
和 飞行 时间 不匹配
• 回声 时钟 (cq 和 cq
) 简化 数据 捕获 入点
高速 系统
• 单独 多路复用 地址 输入 总线 锁扣 地址
输入 用于 两者都有 阅读 和 写 端口
• 分开 港口 选择 用于 深度 扩展
• 同步 内部 自定时 写入
• 可用 入点 ×8, x9, ×18, 和 ×36 配置
• 已满 数据 一致性 提供 大多数 电流 数据
•core v
dd
= 1.8(+/-0.1v); 我/o v
DDQ
= 1.4v 至 v
dd
)
• 15 × 17 x 1.4 mm 1.0-mm 变桨 fbga 包装, 165-球
(11 × 15 矩阵)
• 变量 驱动器 hstl 输出 缓冲区
• jtag 1149.1 兼容 测试一下 访问权限 港口
• 延迟 锁 回路 (dll) 用于 准确 数据 放置位置
配置
cy7c1411v18–4m x 8
cy7c1426v18–4m x 9
cy7c1413v18–2m x 18
cy7c1415v18–1m x 36
功能 描述
这 cy7c1411v18, cy7c1426v18, cy7c1413v18, 和
cy7c1415v18 是 1.8v 同步 流水线 srams,
配备 与 qdr™-二 体系结构. qdr-二 体系结构
由 的 两个 分开 端口 至 访问权限 这 记忆 阵列.
这 阅读 港口 有 专用 数据 产出 至 支持 阅读
运营 和 这 写 港口 有 专用 数据 输入 至
支持 写 运营. qdr-二 体系结构 有 分开
数据 输入 和 数据 产出 至 完全 消除 这 需要
至 “turn-around” 这 数据 总线 必填项 与 普通 我/o
设备. 访问权限 至 每个 港口 是 已完成 通过 一个
普通 地址 总线. 地址 用于 阅读 和 写
地址 是 锁定 开启 备用 上升 边缘 的 这 输入
(k) 时钟. 访问权限 至 这 qdr-二 阅读 和 写 端口 是
完全 独立 的 一个 另一个. 入点 订单 至 最大化
数据 吞吐量, 两者都有 阅读 和 写 端口 是 配备 与
双 数据 费率 (ddr) 接口. 每个 地址 位置 是
关联的 与 四 8-有点 字词 (cy7c1411v18) 或 9-有点
字词 (cy7c1426v18) 或 18-有点 字词 (cy7c1413v18) 或
36-有点 字词 (cy7c1415v18) 那 突发 按顺序 进入 或
出点 的 这 设备. 自 数据 可以 是 已转移 进入 和 出点
的 这 设备 开启 每 上升 边缘 的 两者都有 输入 时钟 (k 和
k
和 c 和 c), 记忆 带宽 是 最大化 同时 简单-
正在进行中 系统 设计 由 消除 总线 “turn-arounds”.
深度 扩展 是 已完成 与 港口 选择 用于 每个
港口. 港口 选择 允许 每个 港口 至 操作 独立.
全部 同步 输入 通过 通过 输入 寄存器 受控
由 这 k 或 k
输入 时钟. 全部 数据 产出 通过 通过 输出
寄存器 受控 由 这 c 或 c
输入 时钟. 写入 是
进行 与 片上 同步 自定时 写 电路.
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