低成本 3.3v 零 延迟 布菲右
CY2305C
CY2309C
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07672 rev. *e 修订 april 05, 2005
特点
• 10-mhz 至 100-/133-mhz 操作 范围, 兼容
与 cpu 和 pci 总线 频率
• 零 输入-输出 传播 延迟
• 多个 低偏斜 产出
— 一个 输入 驱动器 五个 产出 (cy2305c)
— 一个 输入 驱动器 九 产出, 分组 作为 4 + 4 + 1
(cy2309c)
•
75ps 典型 循环-循环 抖动 (15pf, 66mhz),
兼容 与 pentium
-基于 系统
• 测试一下 模式 至 旁路 锁相 回路 (pll)
(cy2309c) 仅 [see “select 输入 decoding” 开启 第页
2])
• 可用 入点 节省空间 16-管脚 150-密耳 soic 或
4.4-mm tssop 软件包 (cy2309c), 和 8-管脚, 150-密耳
soic 包装 (cy2305c)
• 3.3v 操作
• 工业 温度 可用
功能 描述
这 cy2305c 和 cy2309c 是 模具 更换 零件 用于
cy2305 和 cy2309.
这 cy2309c 是 一个 低成本 3.3v 零 延迟 缓冲区 设计
至 分发 高速 时钟 和 是 可用 入点 一个 16-管脚
soic 或 tssop 包装. 这 cy2305c 是 一个 8-管脚 版本
的 这 cy2309c. 它 接受 一个 re会议 输入, 和 驱动器 出点
五个 低偏斜 时钟. 这 -1h ve版本 的 每个 设备 操作
在 向上 至 100-/133-mhz 频率, 和 有 较高 驱动器 比
这 -1 设备. 全部 零件 有 片上 plls 哪个 锁 至 一个
输入 时钟 开启 这 参考 管脚. 这 pll 反馈 是 片上 和
是 获得 从 这 clkout 衬垫.
这 cy2309c 有 两个 银行 的 f我们的 产出 每个, 哪个 可以
是 受控 由 这 选择 输入 作为 显示 入点 这 “select 输入
decoding” 表 开启 第页 2. 如果 全部 输出 时钟是 不 必填项,
bankb 可以 是 三个-声明. 这 选择 输入 也 允许 这
输入 时钟 至 是 直接 已应用 至 这 产出 用于 芯片 和
系统 测试 目的.
这 cy2305c 和 cy2309c plls 输入 一个 掉电 模式
当 那里 是 否 上升 边缘 开启这 参考 输入. 入点 这个 州,
这 产出 是 三态 和 这 pll 是 翻转 关, 结果
入点 较少 比 12.0
µ
一个 的 电流 绘制 用于 商业 脾气-
ature 设备 和 25.0
µ
一个 用于 工业 温度 零件. 这
cy2309c pll 关闭 向下 入点 一个 附加 案例 作为 显示 入点
这 表 下面.
入点 这 特殊 案例 当 s2:s1 是 1:0, 这 pll 是 旁路
和 参考 是 输出 从 直流 至 这 最大值 允许
频率. 这 零件 行为 喜欢 一个 非零 延迟 缓冲区 入点 这个
模式, 和 这 产出 是 不 三-声明.
这 cy2305c/cy2309c 是 可用 入点 两个/三个 不同的
配置, 作为 显示 入点 这 订购 信息 表.
这 cy2305c-1/cy2309c-1 是 这 底座 零件. 这
cy2305-1h/ cy2309-1h 是 这 高驱动 版本 的 这 -1,
和 其 上升 和 坠落 次 是 很多 更快 比 这 -1s.
这些 零件 是 不 预期 用于5v 输入-宽容 应用程序.
块 图表
1
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4
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6
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15
16
参考
CLKA1
CLKA2
v
dd
地
CLKB1
CLKB2
S2
CLKOUT
CLKA4
CLKA3
v
dd
地
CLKB4
CLKB3
S1
soic/tssop
顶部 查看
管脚 配置
1
2
3
4
5
8
7
6
参考
CLK2
CLK1
地
v
dd
CLKOUT
CLK4
CLK3
SOIC
顶部 查看
PLL
mux
选择 输入
参考
S2
S1
CLKA1
CLKA2
CLKA3
CLKA4
CLKB1
CLKB2
CLKB3
CLKB4
解码
CLKOUT
(cy2309c 仅)
CY2309C
CY2305C
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