初步
440bx agpset 传播 光谱 频率 合成器
W150
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
二月 10, 2000, rev. *a
特点
• 最大化 emi 抑制 使用 柏树’s 传播
光谱 技术
• 单独 芯片 系统 频率 合成器 用于 英特尔
®
440bx agpset
• 三个 副本 的 cpu 输出
• 七 副本 的 pci 输出
• 一个 48-mhz 输出 用于 usb / 一个 24-mhz 用于 sio
• 两个 缓冲 参考 产出
• 两个 ioapic 产出
• 17 sdram 产出 提供 支持 用于 4 dimms
• 支架 频率 向上 至 150 mhz
•I
2
c™ 接口 用于 编程
• 电源 管理 控制 输入
钥匙 规格
cpu 循环到循环 抖动: ......................................... 250 ps
cpu 至 cpu 输出 偏斜: ........................................ 175 ps
pci 至 pci 输出 偏斜: ............................................ 500 ps
sdramin 至 sdram0:15 延迟: ..........................3.7 ns 典型值
v
DDQ3
: .................................................................... 3.3v±5%
v
DDQ2
: .................................................................... 2.5v±5%
sdram0:15 (导联) 至 sdram_f 偏斜: ..............0.4 ns 典型值
表 1. 模式 输入 表
模式 管脚 3
0pci_stop#
1REF0
表 2. 管脚 可选择 频率
输入 地址
cpu_f, 1:2
(mhz)
pci_f, 0:5
(mhz)FS3 FS2 FS1 FS0
1 1 1 1 133.3 33.3 (cpu/4)
1 1 1 0 124 31 (cpu/4)
1 1 0 1 150 37.5 (cpu/4)
1 1 0 0 140 35 (cpu/4)
1 0 1 1 105 35 (cpu/3)
1 0 1 0 110 36.7 (cpu/3)
1 0 0 1 115 38.3 (cpu/3)
1 0 0 0 120 40 (cpu/3)
0 1 1 1 100 33.3 (cpu/3)
0 1 1 0 133.3 44.43 (cpu/3)
0 1 0 1 112 37.3 (cpu/3)
0 1 0 0 103 34.3 (cpu/3)
0 0 1 1 66.8 33.4 (cpu/2)
0 0 1 0 83.3 41.7 (cpu/2)
0 0 0 1 75 37.5 (cpu/2)
0 0 0 0 124 41.3 (cpu/3)
英特尔 是 一个 已注册 商标 的 英特尔 公司. 我
2
c 是 一个 商标 的 飞利浦 公司.
备注:
1. 内部 上拉 电阻 应该 不 是 依赖 在 用于 设置 我/o 针脚 高. 管脚 功能 与 括号 已确定 由 m颂歌 管脚 电阻 捆扎带.
不像 其他 我/o 针脚, 输入 fs3 有 一个 内部 下拉 电阻.
逻辑 块 图表
管脚 配置
[1]
VDDQ3
ref0/(pci_stop#)
VDDQ2
ioapic_f
cpu_f
CPU1
CPU2
pci_f/模式
XTAL
pll 参考 频率
pll 1
X2
X1
ref1/fs2
VDDQ3
停止
时钟
控制
停止
时钟
控制
PCI1
PCI2
PCI3
PCI5
48mhz/fs1
24mhz/fs0
PLL2
÷2,3,4
osc
VDDQ2
clk_stop#
VDDQ3
IOAPIC0
PCI4
我
2
c
SDATA
逻辑
SCLK
我/o 管脚
控制
sdram0:15
SDRAMIN
16
VDDQ3
pci0/fs3
停止
时钟
控制
停止
时钟
控制
sdram_f
VDDQ3
ref1/fs2
ref0/(pci_stop#)
地
X1
X2
VDDQ3
pci_f/模式
pci0/fs3
地
PCI1
PCI2
PCI3
PCI4
VDDQ3
PCI5
SDRAMIN
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
地
SDRAM15
W150
VDDQ2
IOAPIC0
ioapic_f
地
cpu_f
CPU1
VDDQ2
CPU2
地
clk_stop#
sdram_f
VDDQ3
SDRAM0
SDRAM1
地
SDRAM2
SDRAM3
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
地
SDRAM12
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
32
31
30
29
SDRAM14
地
SDATA
SCLK
SDRAM13
VDDQ3
24mhz/fs0
48mhz/fs1
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