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zarlink 半导体 公司
zarlink, zl 和 这 zarlink 半导体 徽标 是 商标 的 zarlink 半导体 公司
版权 2004, zarlink 半导体 公司 全部 权利 保留.
特点
• 2048 频道 x 2048 频道 非阻塞 数字
时间 事业部 多路复用 (tdm) 开关 在 8.192
和 16.384 mbps 或 使用 一个 组合 的 端口
正在运行 在 2.048, 4.096, 8.192 和 16.384 Mbps
• 32 串行 tdm 输入, 32 串行 tdm 输出
溪流
• 综合 数字 锁相 回路 (dpll)
超过 telcordia gr-1244-核心 stratum 4e
规格
• 输出 时钟 有 较少 比 1 ns 的 抖动 (除了
用于 这 1.544 mhz 输出)
• dpll 提供 holdover, freerun 和 抖动
衰减 特点 与 四 独立
参考 来源 输入
• 例外 输入 时钟 cycle 至 循环 变化
公差 (20 ns 用于 全部 费率)
• 输出 溪流 可以 是 已配置 作为 bi-
定向 用于 连接 至 背板
• 按-溪流 输入 和 输出 数据 费率 换算
选择 在 2.048, 4.096, 8.192 或 16.384 mbps.
输入 和 输出 数据 费率 可以 不同
• 按-溪流 高 阻抗 控制 产出
(stohz) 用于 16 输出 溪流
• 按-溪流 输入 有点 延迟 与 灵活 取样
点 选择
october 2004
订购 信息
ZL50019GAC 256-球 pbga
ZL50019QCC 256-铅 lqfp
-40
°
c 至 +85
°
c
ZL50019
增强型 2 k 数字 开关 与
stratum 4e dpll
数据 工作表
图 1 - zl50019 功能 块 图表
数据 记忆
内部 寄存器 &放大器;
微处理器 接口
输出 hiz
testpo右t
控制
osc
DPLL
s/p 变频器
stohz[15:0]
fpo[3:0]
cko[5:0]
stio[31:0]
REF0
osci
OSCo
连接 记忆
mot_英特尔
ds_rd
cs
d[15:0]
a[13:0]
TMS
TDi
TDo
tck
TRST
输出 计时
sti[31:0]
REF1
REF2
REF3
fpo_off[2:0]
参考_fail0
参考_fail1
参考_fail2
参考_fail3
IRQ
p/s 变频器
DTA_rdy
右/w
_wr
osc_en
输入 计时
FPi
CKi
模式_4m0
模式_4m1
颂歌
重置
v
ss
v
dd_io
v
dd_核心
v
dd_ioa
v
dd_corea
zarlink 半导体 美国 专利否. 5,602,884, 英国 专利 否. 0772912,
法国 brevete s.g.d.g. 0772912; 德国 dbp 否. 69502724.7-08
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