CY24142ZXC-01_集成电路资料查询网

MediaClock™
多媒体 时钟 generato
右
CY24142
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07532 rev. *b 修订 january 19, 2005
特点
• 综合 锁相 回路 (pll)
• 低-抖动, 高精度 产出
• 3.3v 操作
好处
• 综合 高性能pll 消除 这 需要 用于
— 外部 回路 过滤器 组件
• 满足 关键 计时 相关人员irements 入点 复杂 系统
设计
• 启用 应用程序 兼容性
逻辑 块 图表
管脚 配置
新
XOUT
输出
多路复用器
和
分隔器
PLL
osc.
clk1 13.5 mhz
q
p
VCO
VDDL
AVSS
Φ
AVDD
vss
clk2 54 mhz
clk3 18.432 mhz
16-管脚 tssop
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vss
VSSL
OE2
新
XOUT
VDD
AVSS
CLK2
CLK4
CLK3
AVDD
VDDL
nc
CLK1
OE1
clk4 18.432 mhz
VDD
VSSL
CY24142
OE2
OE1
nc
频率 表
零件 号码 产出 输入 频率 输出 频率 范围
cy24142-01 4 18.432 13.5 mhz, 54 mhz, 2
x
18.432 mhz
输出 启用 选项
[1]
OE2 OE1 clk1 clk2 CLK3 CLK4 单位
0 0 13.5 关 关 关 MHz
0 1 13.5 54 18.432 关 MHz
1 0 13.5 关 关 18.432 MHz
1 1 13.5 54 18.432 18.432 MHz
备注:
1. 输出 驱动 低 当 “off.”

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MediaClock™ 多媒体时钟 generato 右 CY24142 柏树半导体公司 • 3901 北第一街道 • San Jose , ca 95134 • 408-943-2600 文件 #: 38-07532 rev. *b 修订 january 19, 2005 特点 • 综合锁相回路 (pll) • 低-抖动, 高精度产出 • 3.3v 操作好处 • 综合高性能pll 消除这需要用于 — 外部回路过滤器组件 • 满足关键计时相关人员irements 入点复杂系统设计 • 启用应用程序兼容性逻辑块图表管脚配置新 XOUT 输出多路复用器和分隔器 PLL osc. clk1 13.5 mhz q p VCO VDDL AVSS Φ AVDD vss clk2 54 mhz clk3 18.432 mhz 16-管脚 tssop 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 vss VSSL OE2 新 XOUT VDD AVSS CLK2 CLK4 CLK3 AVDD VDDL nc CLK1 OE1 clk4 18.432 mhz VDD VSSL CY24142 OE2 OE1 nc 频率表零件号码产出输入频率输出频率范围 cy24142-01 4 18.432 13.5 mhz, 54 mhz, 2 x 18.432 mhz 输出启用选项 [1] OE2 OE1 clk1 clk2 CLK3 CLK4 单位 0 0 13.5 关关关 MHz 0 1 13.5 54 18.432 关 MHz 1 0 13.5 关关 18.432 MHz 1 1 13.5 54 18.432 18.432 MHz 备注: 1. 输出驱动低当 “off.”

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