整体的
电路
系统, 公司
ICS93716
0420e—04/01/03
块 图解
低 费用 ddr 阶段 锁 循环 时钟 驱动器
管脚 配置
28-管脚 ssop 和 tssop
推荐 应用:
ddr 时钟 驱动器
产品 描述/特性:
• 低 skew, 低 jitter pll 时钟 驱动器
•I
2
c 为 函数的 和 输出 控制
• 反馈 管脚 为 输入 至 输出 同步
• 展开 spectrum tolerant 输入
切换 特性:
• 顶峰 - 顶峰 jitter (66mhz): <120ps
• 顶峰 - 顶峰 jitter (>100mhz): <75ps
• 循环 - 循环 jitter (>100mhz):<65ps
• 输出 - 输出 skew: <100ps
• 输出 上升 和 下降 时间: 650ps - 950ps
符合实际
STUPN是TUPTUO
etatSLLP
DDV在ni_klCCni_klCTKLCCKLCTtuo_bFCtuo_bf
v5.2
)mon(
LHLHLH no
v5.2
)mon(
HLHLHL no
v5.2
)mon(
zHM02<zzzzffo
DNGL HLHL H ffo/dessapyb
DNGH LHLH L ffo/dessapyb
fb_int
fb_inc
clk_inc
clk_int
SCLK
S DATA
控制
逻辑
fb_outt
fb_outc
CLKT0
CLKT1
CLKT2
CLKT3
CLKT4
CLKT5
CLKC0
CLKC1
CLKC2
CLKC3
CLKC4
CLKC5
PLL
CLKC0
CLKT0
VDD
CLKT1
CLKC1
地
SCLK
clk_int
clk_inc
VDDA
地
VDD
CLKT2
CLKC2
地
CLKC5
CLKT5
CLKC4
CLKT4
VDD
S DATA
FBINC
FBINT
fb_outt
fb_outc
CLKT3
CLKC3
地
ICS93716
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