IS61LV6432
综合 电路 解决方案 公司
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icsi 储备金 这 右侧 至 制造 变更 至 其 产品 在 任何 时间 无 通知 入点 订单 至 改善 设计 和 供应 这 最好 可能 产品. 我们 假设 否 责任 用于 任何 错误
哪个 将 出现 入点 这个 出版物. © 版权 2000, 综合 电路 解决方案 公司
特点
• 内部 自定时 写 循环
• 个人 字节 写 控制 和 全球 写
• 时钟 受控, 已注册 地址, 数据 和
控制
• pentium™ 或 线性 突发 顺序 控制
使用 模式 输入
• 三个 芯片 启用 用于 简单 深度 扩展
和 地址 流水线
• 普通 数据 输入 和 数据 产出
• 掉电 控制 由 zz 输入
• 电子元件工业联合会 100-管脚 lqfp 和 pqfp 包装
• 3.3v v
抄送
和 2.5v v
CCQ
用于 2.5 我/o's
• 两个 时钟 启用 和 一个 时钟 禁用 至
消除 多个 银行 总线 争用.
• 控制 针脚 模式 在 电源-向上:
– 模式 入点 交错 突发 模式
– zz 入点 正常 操作 模式
这些 控制 针脚 可以 是 已连接 至 地
q
或 v
CCQ
至 改变 他们的 通电 州
• 工业 温度 可用
描述
这
ICSI
is61lv6432 是 一个 高-速度, 低功耗 同步-
nous 静态 ram 设计 至 提供 一个 burstable, 高-perfor-
mance, 次要 高速缓存 用于 这 pentium™, 680x0™, 和
powerpc™ 微处理器. 它 是 有组织的 作为 65,536 字词
由 32 比特, 预制 与
ICSI
's 高级 cmos 技术.
这 设备 集成 一个 2-有点 突发 计数器, 高速 sram
核心, 和 高驱动 能力 产出 进入 一个 单独 单片
电路. 全部 同步 输入 通过 通过 寄存器 con-
被控制 由 一个 正-边缘-已触发 单独 时钟 输入.
写 循环次数 是 内部 自定时 和 是 已启动 由 这
上升 边缘 的 这 时钟 输入. 写 循环次数 可以 是 从 一个 至
四 字节数 宽 作为 受控 由 这 写 控制 输入.
分开 字节 启用 允许 个人 字节数 至 是 书面.
BW1
控件 dq1-dq8,
BW2
控件 dq9-dq16,
BW3
控件 dq17-dq24,
BW4
控件 dq25-dq32, 条件
由
BWE
正在 低. 一个 低 开启
GW
输入 将 原因 全部 字节数
至 是 书面.
突发 可以 是 已启动 与 要么
ADSP
(地址 状态
处理器) 或
ADSC
(地址 状态 高速缓存 控制器) 输入
针脚. 后续 突发 地址 可以 是 已生成 内部
由 这 is61lv6432 和 受控 由 这
adv
(突发 地址
预付款) 输入 管脚.
异步 信号 包括 输出 启用 (
oe
), 睡眠 模式
输入 (zz), 时钟 (clk) 和 突发 模式 输入 (模式). 一个 高
输入 开启 这 zz 管脚 看跌期权 这 sram 入点 这 掉电 州.
当 zz 是 拉 低 (或 否 连接), 这 sram 正常情况下
操作 之后 三个 循环次数 的 这 唤醒 期间. 一个 低
输入, 我.e?., 地
q
, 开启 模式 管脚 选择 线性 突发. 一个 v
CCQ
(或 否 连接) 开启 模式 管脚 选择 交错 突发.
IS61LV6432
64k x 32 同步
管道 静态 ram
快 访问权限 时间
符号 参数 -166 -133 -117 -5 -6 -7 -8 单位
t
KQ
clk 访问权限 时间 5 5 5 5 6 7 8 ns
t
KC
循环 时间 6 7.5 8.5 10 12 13 15 ns
— 频率 166 133 117 100 83 75 66 MHz
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