下面是[电压输出模式的PCM63P应用电路]的电路图

ＰＣＭ６３Ｐ的应用

ＰＣＭ６３Ｐ能够接收与ＴＴＬ兼容的逻辑电平。在输入线上，采用差动电流模式的逻辑输入结构改善了ＰＣＭ６３Ｐ的抗噪声干扰能力。ＰＣＭ６３Ｐ的数据形式采用的是二进制补码形式，是最高有效位在前的串行数据流。位串中的任何数字都可以在２０位数据前加载，因为在ＬＥ（寄存器使能信号）变低后，只有在它之前的最后２０位数据才能转移到并行ＤＡＣ寄存器中。

在ＰＣＭ６３Ｐ芯片中，ＤＡＣ的串行数据输入位都在时钟ＣＬＫ的上升沿触发，ＤＡＣ的串行到并行数据的转换是在使能信号ＬＥ的下降沿进行的。其转换时序图如图３所示。ＰＣＭ６３Ｐ的典型时钟速率为１６．９ＭＨｚ。