MOTOROLA
半导体 技术的 数据
1
rev 4
motorola, 公司 1997
1/97
低 Skew CMOS PLL
时钟 驱动器, 3-状态
55, 70, 100, 133 和 160MHz 版本
这 mc88915t 时钟 驱动器 运用 phase–locked 循环 技术 至
锁 它的 低 skew 输出’ 频率 和 阶段 面向 一个 输入 涉及
时钟. 它 是 设计 至 提供 时钟 分发 为 高 效能
pc’s 和 workstations. 为 一个 3.3v 版本, 看 这 mc88lv915t 数据
薄板.
这 pll 准许 这 高 电流, 低 skew 输出 至 锁 面向 一个 单独的
时钟 输入 和 distribute 它 和 essentially 零 延迟 至 多样的
组件 在 一个 板. 这 pll 也 准许 这 mc88915t 至 乘以 一个
低 频率 输入 时钟 和 distribute 它 locally 在 一个 高等级的 (2x) 系统
频率. 多样的 88915’s 能 锁 面向 一个 单独的 涉及 时钟, 这个
是 完美的 为 产品 当 一个 central 系统 时钟 必须 是 distributed
synchronously 至 多样的 boards (看 图示 7).
five “q” 输出 (q0–q4) 是 提供 和 较少 比 500 ps skew 在 它们的 rising edges. 这 q5
输出 是 inverted (180
°
阶段 变换) 从 这 “q” 输出. 这 2x_q 输出 runs 在 两次 这 “q” 输出 频率, 当 这 q/2 runs 在 1/2 这 “q”
频率.
这 vco 是 设计 至 run optimally 在 20 mhz 和 这 2x_q f
最大值
规格. 这 线路 图解 在 图示 5 detail
这 不同的 反馈 配置 这个 create 明确的 输入/输出 频率 relationships. 可能 频率 ratios 的 这
“q” 输出 至 这 同步 输入 是 2:1, 1:1, 和 1:2.
这 freq_sel 管脚 提供 一个 位 可编程序的 divide–by 在 这 反馈 path 的 这 pll. 它 选择 在 divide–by–1
和 divide–by–2 的 这 vco 在之前 它的 信号 reaches 这 内部的 时钟 分发 部分 的 这 碎片 (看 这 块 图解 在
页 2). 在 大多数 产品 freq_sel 应当 是 使保持 高 (
÷
1). 如果 一个 低 频率 涉及 时钟 输入 是 使用, 支持
freq_sel 低 (
÷
2) 将 准许 这 vco 至 run 在 它的 最优的 范围 (>20mhz 和 >40mhz 为 这 tfn133 版本).
在 正常的 phase–locked 运作 这 pll_en 管脚 是 使保持 高. 拉 这 pll_en 管脚 低 使不能运转 这 vco 和 puts 这 88915
在 一个 静态的 “test mode”. 在 这个 模式 那里 是 非 频率 限制 在 这 输入 时钟, 这个 是 需要 为 一个 低 频率 板
测试 环境. 这 第二 同步 输入 能 是 使用 作 一个 测试 时钟 输入 至 更远 使简化 board–level 测试 (看 详细地
描述 在 页 11).
拉 这 oe
/rst管脚 低 puts 这 时钟 输出 2x_q, q0–q4, q5和 q/2 在 一个 高 阻抗 状态 (3–state). 之后 这
OE
/rst管脚 变得 后面的 高 q0–q4, q5和 q/2 将 是 重置 在 这 低 状态, 和 2x_q 正在 这 inverse 的 这 选择 同步
输入. 假设 pll_en 是 低, 这 输出 将 仍然是 重置 直到 这 88915 sees 一个 同步 输入 脉冲波.
一个 锁 指示信号 输出 (锁) 将 go 高 当 这 循环 是 在 steady–state 阶段 和 频率 锁. 这 锁 输出 将 go
低 如果 phase–lock 是 lost 或者 当 这 pll_en 管脚 是 低. 这 锁 输出 将 go 高 非 后来的 比 10ms 之后 这 88915 sees 一个
同步 信号 和 全部 5v v
CC
.
特性
•
five 输出 (q0–q4) 和 output–output skew < 500 ps 各自 正在 阶段 和 频率 锁 至 这 同步 输入
•
这 阶段 变化 从 part–to–part 在 这 同步 和 反馈 输入 是 较少 比 550 ps (获得 从 这 t
PD
规格, 这个 定义 这 part–to–part skew)
•
输入/输出 phase–locked 频率 ratios 的 1:2, 1:1, 和 2:1 是 有
•
输入 频率 范围 从 5mhz – 2x_q fmax 规格. (10mhz – 2x_q fmax 为 这 tfn133 version)
•
额外的 输出 有 在 2x 和 +2 这 系统 “q” 频率. 也 一个 q(180
°
阶段 变换) 输出 有
•
所有 输出 有
±
36 毫安 驱动 (equal 高 和 低) 在 cmos 水平, 和 能 驱动 也 cmos 或者 ttl 输入. 所有 输入
是 ttl–level 兼容.
±
88ma i
OL
/i
OH
规格 保证 50
Ω
传递 线条 切换 在 这 incident 边缘
•
测试 模式 管脚 (pll_en) 提供 为 低 频率 测试. 二 可选择的 时钟 输入 为 测试 或者 多余 目的.
所有 输出 能 go 在 高 阻抗 (3–state) 为 板 测试 目的
•
锁 指示信号 (锁) 精度 indicates 一个 phase–locked 状态
yield 表面 modeling 和 ysm 是 商标 的 motorola, 公司
MC88915TFN55
MC88915TFN70
MC88915TFN100
MC88915TFN133
MC88915TFN160
低 skew cmos
pll 时钟 驱动器
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