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初步的
频率 发生器 为 整体的 核心 逻辑
W195B
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
october 13, 1999, rev. **
特性
• maximized emi 抑制 使用 cypress’s 展开
spectrum 技术
• 低 jitter 和 tightly 控制 时钟 skew
• 高级地 整体的 设备 供应 clocks 必需的 为
cpu, 核心 逻辑, 和 sdram
• 二 copies 的 cpu clocks
• nine copies 的 sdram clocks
• 第八 copies 的 pci 时钟
• 一个 copy 的 同步的 apic 时钟
• 二 copies 的 66-mhz 输出
• 二 copies 的 48-mhz 输出
• 一个 copy 的 可选择的 24- 或者 48-mhz 时钟
• 一个 copy 的 翻倍 力量 14.31818-mhz 涉及
时钟
• 电源-向下 控制
•I
2
c 接口 为 turning 止 unused clocks
关键 规格
cpu, sdram 输出 循环-至-循环 jitter: ............. 250 ps
apic, 48mhz, 3v66, pci 输出
循环-至-循环 jitter: .................................................. 500 ps
cpu, 3v66 输出 skew: ........................................... 175 ps
sdram, apic, 48mhz 输出 skew: ........................250 ps
pci 输出 skew: ........................................................500 ps
cpu 至 sdram skew (@100 mhz):..................4.5 至 5.5 ns
cpu 至 3v66 skew (@ 66 mhz): .......................7.0 至 8.0 ns
3v66 至 pci skew (3v66 含铅的):..........................1.5 至 3.5 ns
pci 至 apic skew: ....................................................± 0.5 ns
表格 1. 频率 selections
FS3 FS2 FS1 FS0 CPU SDRAM 3V66 PCI APIC
1111133.6 133.6 66.8 33.4 16.7
1110 保留
1101100.2 100.2 66.8 33.4 16.7
110066.8100.266.833.416.7
1011105 105 703517.5
1010110 11073.336.718.3
1001114 114 763819
1000119 11979.339.719.8
0111124 12482.741.320.7
0110129 12964.532.316.1
010195 95 63.331.715.8
0100138 138 6934.517.3
0011150 150 7537.518.8
001075 113 7537.518.8
000190 90 603015
000083.312583.341.720.8
块 图解
管脚 配置
VDDQ3
VDDQ2
pci1/fs1*
XTAL
pll ref freq
pll 1
X2
X1
ref2x/fs3*
pci3:7
48mhz_0:1
si0/24_48#mhz*
PLL2
OSC
VDDQ3
I
2
C
SDATA
逻辑
SCLK
3v66_0:1
cpu0:1
APIC
分隔物,
延迟,
和
阶段
控制
逻辑
2
VDDQ3
2
sdram0:8
9
PWRDWN#
pci0/fs0*
pci2/fs2*
/2
FS3*
FS2*
FS1*
FS0*
5
2
ref2x/fs3*
VDDQ3
X1
X2
地
VDDQ3
3v66_0
3v66_1
地
fs0*/pci0
fs1^/pci1
fs2*/pci2
地
PCI3
PCI4
VDDQ3
PCI5
PCI6
PCI7
地
48mhz_0
48mhz_1
si0/24_48#mhz*
VDDQ3
W195B
VDDQ2
APIC
VDDQ2
CPU0
CPU1
地
VDDQ3
SDRAM0
SDRAM1
SDRAM2
地
SDRAM3
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
SDRAM8
地
PWRDWN#*
SCLK
VDDQ3
地
SDATA
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
1
2
3
4
5
6
7
8
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20
21
22
23
24
便条:
1. 内部的 250k 拉-向上 或者 拉 向下 电阻器 呈现 在 输入
marked 和 * 或者 ^ 各自. 设计 应当 不 rely solely 在
内部的 拉-向上 或者 拉 向下 电阻 至 设置 i/o 管脚 高 或者 低
各自.
[1]

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初步的频率发生器为整体的核心逻辑 W195B Cypress 半导体公司 • 3901 北第一街道 • San Jose • ca 95134 • 408-943-2600 october 13, 1999, rev. ** 特性 • maximized emi 抑制使用 cypress’s 展开 spectrum 技术 • 低 jitter 和 tightly 控制时钟 skew • 高级地整体的设备供应 clocks 必需的为 cpu, 核心逻辑, 和 sdram • 二 copies 的 cpu clocks • nine copies 的 sdram clocks • 第八 copies 的 pci 时钟 • 一个 copy 的同步的 apic 时钟 • 二 copies 的 66-mhz 输出 • 二 copies 的 48-mhz 输出 • 一个 copy 的可选择的 24- 或者 48-mhz 时钟 • 一个 copy 的翻倍力量 14.31818-mhz 涉及时钟 • 电源-向下控制 •I 2 c 接口为 turning 止 unused clocks 关键规格 cpu, sdram 输出循环-至-循环 jitter: ............. 250 ps apic, 48mhz, 3v66, pci 输出循环-至-循环 jitter: .................................................. 500 ps cpu, 3v66 输出 skew: ........................................... 175 ps sdram, apic, 48mhz 输出 skew: ........................250 ps pci 输出 skew: ........................................................500 ps cpu 至 sdram skew (@100 mhz):..................4.5 至 5.5 ns cpu 至 3v66 skew (@ 66 mhz): .......................7.0 至 8.0 ns 3v66 至 pci skew (3v66 含铅的):..........................1.5 至 3.5 ns pci 至 apic skew: ....................................................± 0.5 ns 表格 1. 频率 selections FS3 FS2 FS1 FS0 CPU SDRAM 3V66 PCI APIC 1111133.6 133.6 66.8 33.4 16.7 1110 保留 1101100.2 100.2 66.8 33.4 16.7 110066.8100.266.833.416.7 1011105 105 703517.5 1010110 11073.336.718.3 1001114 114 763819 1000119 11979.339.719.8 0111124 12482.741.320.7 0110129 12964.532.316.1 010195 95 63.331.715.8 0100138 138 6934.517.3 0011150 150 7537.518.8 001075 113 7537.518.8 000190 90 603015 000083.312583.341.720.8 块图解管脚配置 VDDQ3 VDDQ2 pci1/fs1* XTAL pll ref freq pll 1 X2 X1 ref2x/fs3* pci3:7 48mhz_0:1 si0/24_48#mhz* PLL2 OSC VDDQ3 I 2 C SDATA 逻辑 SCLK 3v66_0:1 cpu0:1 APIC 分隔物, 延迟, 和阶段控制逻辑 2 VDDQ3 2 sdram0:8 9 PWRDWN# pci0/fs0* pci2/fs2* /2 FS3* FS2* FS1* FS0* 5 2 ref2x/fs3* VDDQ3 X1 X2 地 VDDQ3 3v66_0 3v66_1 地 fs0/pci0 fs1^/pci1 fs2/pci2 地 PCI3 PCI4 VDDQ3 PCI5 PCI6 PCI7 地 48mhz_0 48mhz_1 si0/24_48#mhz* VDDQ3 W195B VDDQ2 APIC VDDQ2 CPU0 CPU1 地 VDDQ3 SDRAM0 SDRAM1 SDRAM2 地 SDRAM3 SDRAM4 SDRAM5 VDDQ3 SDRAM6 SDRAM7 SDRAM8 地 PWRDWN#* SCLK VDDQ3 地 SDATA 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 便条: 1. 内部的 250k 拉-向上或者拉向下电阻器呈现在输入 marked 和 * 或者 ^ 各自. 设计应当不 rely solely 在内部的拉-向上或者拉向下电阻至设置 i/o 管脚高或者低各自. [1]

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