mosel vitelic
1
V54C316162VC
200/183/166/143 MHz 3.3 volt, 2K REFRESH
过激 高 效能
1M X 16 SDRAM 2 BANKS X 512Kbit X 16
V54C316162VC rev. 1.4 12月 2001
V54C316162VC -5 -55 -6 -7 单位
时钟 频率 (t
CK
) 200 183 166 143 MHz
Latency 3333clocks
cycletime(t
CK
)55.567ns
进入 时间 (t
交流
) 5 5.3 5.5 5.5 ns
特性
■
电子元件工业联合会 标准 3.3v 电源 供应
■
这 V54C316162VC 是 ideally suited 为 高
效能 graphics 附带的 产品
■
单独的 搏动 RAS
接口
■
可编程序的 CAS
latency: 2, 3
■
所有 输入 是 抽样 在 这 积极的 going 边缘
的 时钟
■
可编程序的 Wrap sequence: Sequential 或者
Interleave
■
可编程序的 Burst 长度: 1, 2, 4, 8 和 全部
页 为 Sequential 和 1, 2, 4, 8 为 Interleave
■
UDQM &放大; LDQM 为 字节 masking
■
自动 &放大; 自 Refresh
■
2K Refresh 循环/32 ms
■
Burst 读 和 单独的 写 运作
描述
这 V54C316162VC 是 一个 16,777,216 位 syn-
chronous 高 数据 比率 DRAM 有组织的 作 2 x
524,288 words 用 16 位. 这 设备 是 设计 至
遵守 和 电子元件工业联合会 standards 设置 为 同步的
DRAM 产品, 两个都 用电气 和 mechanically.
同步的 设计 准许 准确的 循环 控制
和 这 系统 时钟. 这 CAS latency, burst
长度 和 burst sequence 必须 是 编写程序
在 设备 较早的 至 进入 运作.
: 点此下载
