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1
rev. 一个
05/04/05
is61nlp25636a/is61nvp25636a
is61nlp51218a/is61nvp51218a
ISSI
®
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特性
• 100 百分比 总线 utilization
• 非 wait 循环 在 读 和 写
• 内部的 自-安排时间 写 循环
• 单独的 字节 写 控制
• 单独的 r/w (读/写) 控制 管脚
• 时钟 控制, 注册 地址,
数据 和 控制
• interleaved 或者 直线的 burst sequence 控制 使用
模式 输入
• 三 碎片 使能 为 简单的 depth expansion
和 地址 pipelining
• 电源 向下 模式
• 一般 数据 输入 和 数据 输出
•
CKE
管脚 至 使能 时钟 和 suspend 运作
• 电子元件工业联合会 100-管脚 tqfp, 165-球 pbga 和 119-
球 pbga 包装
• 电源 供应:
nvp: v
DD
2.5v (± 5%), v
DDQ
2.5v (± 5%)
nlp: v
DD
3.3v (± 5%), v
DDQ
3.3v/2.5v (± 5%)
• jtag boundary scan 为 pbga 包装
• 工业的 温度 有
描述
这 9 meg 'nlp/nvp' 产品 家族 特性 高-速,
低-电源 同步的 静态的 rams 设计 至 提供
一个 burstable, 高-效能, '非 wait' state, 设备 为
networking 和 communications 产品. 它们 是
有组织的 作 256k words 用 36 位 和 512k words 用 18
位, fabricated 和
ISSI
's 先进的 cmos 技术.
包含 一个 '非 wait' 状态 特性, wait 循环 是
eliminated 当 这 总线 switches 从 读 至 写, 或者
写 至 读. 这个 设备 integrates 一个 2-位 burst 计数器,
高-速 sram 核心, 和 高-驱动 能力 输出
在 一个 单独的 大而单一的 电路.
所有 同步的 输入 通过 通过 寄存器 是 控制
用 一个 积极的-边缘-triggered 单独的 时钟 输入. 行动
将 是 suspended 和 所有 同步的 输入 ignored
当 时钟 使能,
CKE
是 高. 在 这个 状态 这 内部的
设备 将 支撑 它们的 previous 值.
所有 读, 写 和 deselect 循环 是 initiated 用 这
adv 输入. 当 这 adv 是 高 这 内部的 burst
计数器 是 incremented. 新 外部 地址 能 是
承载 当 adv 是 低.
写 循环 是 内部 自-安排时间 和 是 initiated 用
这 rising 边缘 的 这 时钟 输入 和 当
我们
是 低.
独立的 字节 使能 准许 单独的 字节 至 是 写.
一个 burst 模式 管脚 (模式) 定义 这 顺序 的 这 burst
sequence. 当 系 高, 这 interleaved burst sequence
是 选择. 当 系 低, 这 直线的 burst sequence 是
选择.
256k x 36 和 512k x 18
9mb, pipeline '非 wait' 状态 总线
SRAM
将 2005
快 进入 时间
标识 Parameter -250 -200 单位
t
KQ
时钟 进入 时间 2.6 3.1 ns
t
KC
循环 时间 4 5 ns
频率 250 200 MHz
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