mosel vitelic
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v54c3128(16/80/40)4v(t/s)
128mbit sdram
3.3 volt, tsop ii / soc 包装
8m x 16, 16m x 8, 32m x 4
v54c3128(16/80/40)4v(t/s) rev. 1.2 8月 2002
初步的
67PC78PC
系统 频率 (f
CK
) 166 mhz 143 mhz 143 mhz 125 mhz
时钟 循环 时间 (t
CK3
) 6 ns 7 ns 7 ns 8 ns
时钟 进入 时间 (t
AC3
) caslatency = 3 5.4 ns 5.4 ns 5.4 ns 6 ns
时钟 进入 时间 (t
AC2
) cas latency = 2 5.4 ns 5.4 ns 6 ns 6 ns
特性
■
4 banks x 2mbit x 16 organization
■
4 banks x 4mbit x 8 organization
■
4 banks x 8mbit x 4 organization
■
高 速 数据 转移 比率 向上 至 166 mhz
■
全部 同步的 动态 内存, 和 所有 信号
关联 至 时钟 rising 边缘
■
单独的 搏动 ras
接口
■
数据 掩饰 为 读/写 控制
■
四 banks 控制 用 ba0 &放大; ba1
■
可编程序的 cas
latency: 2, 3
■
可编程序的 wrap sequence: sequential 或者
Interleave
■
可编程序的 burst 长度:
1, 2, 4, 8 为 sequential 类型
1, 2, 4, 8 为 interleave 类型
■
多样的 burst 读 和 单独的 写 运作
■
自动 和 控制 precharge command
■
随机的 column 地址 每 clk (1-n rule)
■
电源 向下 模式
■
自动 refresh 和 自 refresh
■
refresh 间隔: 4096 循环/64 ms
■
有 在 60-球 soc bga 和 54 管脚
TSOPII
■
lvttl 接口
■
单独的 +3.3 v
±
0.3 v 电源 供应
描述
这 v54c3128(16/80/40)4v(t/s) 是 一个 四 bank
同步的 dram 有组织的 作 4 banks x 2mbit
x 16, 4 banks x 4mbit x 8, 或者 4 banks x 8mbit x 4.
这 v54c3128(16/80/40)4v(t/s) achieves 高
速 数据 转移 比率 向上 至 166 mhz 用 雇用-
ing 一个 碎片 architecture 那 prefetches 多样的 位
和 然后 synchronizes 这 输出 数据 至 一个 系统
时钟
所有 的 这 控制, 地址, 数据 输入 和 输出
电路 是 同步 和 这 积极的 边缘 的
一个 externally 有提供的 时钟.
运行 这 四 记忆 banks 在 一个 inter-
leaved fashion 准许 随机的 进入 运作 至
出现 在 高等级的 比率 比 是 可能 和 标准
drams. 一个 sequential 和 gapless 数据 比率 的 向上 至
166 mhz 是 可能 取决于 在 burst 长度,
CAS
latency 和 速 等级 的 这 设备.
设备 用法 chart
运行
温度
范围
包装 外形 进入 时间 (ns) 电源
温度
Markt/s 6 7PC 7 8PC 标准. L
0
°
c 至 70
°
C • •••••• Blank
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