ispLSI
®
5384VA
在-系统 可编程序的
3.3v superwide™ 高 密度 pld
1
5384va_04
版权 © 2000 lattice 半导体 corp. 所有 brand 或者 产品 names 是 商标 或者 注册 商标 的 它们的 各自的 holders. 这 规格 和 信息 在此处 是 主题
至 改变 没有 注意.
lattice 半导体 corp., 5555 northeast moore ct., hillsboro, oregon 97124, 美国
九月 2000
电话. (503) 268-8000; 1-800-lattice; 传真 (503) 268-8556; http://www.latticesemi.com
特性
• superwide 高-密度 在-系统
可编程序的 逻辑
— 3.3v 电源 供应
— 用户 可选择的 3.3v/2.5v i/o
— 18,000 pld 门 / 384 macrocells
— 向上 至 288 i/o 管脚
— 384 寄存器
— 高-速 global interconnect
— superwide 32 generic 逻辑 块 (glb) 大小 为
最佳的 效能
— superwide 输入 gating (68 输入) 为 快
counters, 状态 machines, 地址 decoders, 等
— pcb 效率高的 球 grid 排列 (bga) 包装
选项
— 接口 和 标准 5v ttl 设备
• 高 效能 e
2
CMOS
®
技术
—
f
最大值
= 125 mhz 最大 运行 频率
—
t
pd
= 7.5 ns 传播 延迟
— 增强
t
su2
= 7 ns,
t
su3 (clk0/1)
= 4.5ns,
t
su3 (clk2/3)
= 3.5ns
— ttl/3.3v/2.5v 兼容 输入 门槛 和
输出 水平
— 用电气 可擦掉的 和 reprogrammable
— 非-易变的
— 可编程序的 速/电源 逻辑 path
Optimization
• 在-系统 可编程序的
— 增加 制造 产量, 减少 时间-至-
market, 和 改进 产品 质量
— reprogram 焊接 设备 为 faster debugging
• 100% ieee 1149.1 boundary scan testable 和
3.3v 在-系统 可编程序的
• architecture 特性
— 增强 管脚-locking architecture 和 单独的-
水平的 global routing pool 和 superwide glbs
— wrap 周围 产品 期 分享 排列 支持
向上 至 35 产品 条款 每 macrocell
— macrocells 支持 concurrent combinatorial 和
注册 功能
— macrocell 寄存器 特性 多样的 控制
选项 包含 设置, 重置 和 时钟 使能
— 四 专心致志的 时钟 输入 管脚 加 macrocell
产品 期 clocks
— 回转 和 skew 可编程序的 i/o (saspi/o™)
支持 可编程序的 总线 支撑, 拉-向上, 打开
流 和 回转 和 skew 比率 选项
— 六 global 输出 使能 条款, 二 global oe
管脚 和 一个 产品 期 oe 每 macrocell
• ispdesignexpert™ – 逻辑 compiler 和 com-
plete isp 设备 设计 系统 从 hdl
综合 通过 在-系统 程序编制
— 更好的 质量 的 结果
— tightly 整体的 和 leading cae vendor tools
— productivity enhancing 定时 分析器, explore
tools, 定时 simulator 和 ispanalyzer™
— pc 和 unix platforms
函数的 块 图解
global routing pool
(grp)
Boundary
Scan
接口
输入 总线
Generic
逻辑 块
输入 总线
Generic
逻辑 块
输入 总线
输入 总线
输入 总线
输入 总线
Generic
逻辑 块
Generic
逻辑 块
Generic
逻辑 块
Generic
逻辑 块
输入 总线
Generic
逻辑 块
输入 总线
Generic
逻辑 块
输入 总线
输入 总线
输入 总线
输入 总线
Generic
逻辑 块
Generic
逻辑 块
Generic
逻辑 块
Generic
逻辑 块
isplsi 5000v 描述
这 isplsi 5000v 家族 的 在-系统 可编程序的
高 密度 逻辑 设备 是 为基础 在 generic 逻辑
blocks (glbs) 的 32 注册 macrocells 和 一个 单独的
global routing pool (grp) 结构 interconnecting 这
glbs.
输出 从 这 glbs 驱动 这 global routing pool
(grp) 在 这 glbs. 切换 resources 是 pro-
vided 至 准许 信号 在 这 global routing pool 至 驱动
任何 或者 所有 这 glbs 在 这 设备. 这个 mechanism 准许
快, 效率高的 连接 横过 这 全部 设备.
各自 glb 包含 32 macrocells 和 一个 全部地 populated,
可编程序的 和-排列 和 160 逻辑 产品 条款
和 five extra 控制 产品 条款. 这 glb 有 68
输入 从 这 global routing pool 这个 是 有
在 两个都 真实 和 complement 表格 为 每 产品 期.
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