W941232AD
1M
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4 banks
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32 位 ddr sdram
发行 释放 日期: january 24, 2003
- 1 - 修订 a1
1. 一般 描述
w941232ad 是 一个 cmos 翻倍 数据 比率 同步的 动态 随机的 进入 记忆 (ddr
sdram), 有组织的 作 1,048,576 words
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4 banks
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32 位. 使用 pipelined architecture 和 0.175
µ
m 处理 技术, w941232ad delivers 一个 数据 带宽 的 向上 至 800m words 每 第二 (-5).
为 不同的 应用, w941232ad 是 sorted 在 这 下列的 速 grades: -5. 这 -5 部分 能
run 向上 至 200 mhz/cl3.
所有 输入 涉及 至 这 积极的 边缘 的 clk (除了 为 dq, dm, 和 cke). 这 定时 涉及
要点 为 这 差别的 时钟 是 当 这 clk 和
CLK
信号 交叉 在 一个 转变. 和 写
和 读 数据 是 synschronized 和这 两个都 edges 的 dqs (数据 strobe).
用 having 一个 可编程序的 模式 register, 这 系统 能 改变burst 长度, latency 循环,
interleave 或者 sequential burst 至 maximize 它的 performance. w941232ad 是 完美的 为 主要的 记忆 在
高 效能 产品.
2. 特性
•
2.5v
−
2.95v 电源 供应
•
翻倍 数据 比率 architecture; 二 数据 transfers 每 时钟 循环
•
差别的 时钟 输入 (clk 和
CLK
)
•
dqs 是 边缘-排整齐 和 数据 为 读; 中心-排整齐 和 数据 为 写
•
cas latency: 3 和 4
•
burst 长度: 2, 4 和 8
•
自动 refresh 和 自 refresh
•
precharged 电源 向下 和 起作用的 电源 向下
•
写 数据 掩饰
•
写 latency = 1
•
4k refresh 循环 / 64 ms
•
接口: sstl-2
•
packaged 在 lqfp 100-管脚, 630 x 866 mil, 0.65 mm 管脚 程度
3. 关键 参数
标识
描述
最小值./ 最大值
-5
t
CK
时钟 循环 时间 cl = 3 最小值 5 ns
cl = 4 最小值
t
RAS
起作用的 至 precharge command 时期 最小值 40 ns
t
RC
起作用的 至 ref/起作用的 command 时期 最小值 65 ns
I
DD1
运作 电流 (单独的 bank) 最大值 330
I
DD4
burst 运作 电流 最大值 490
I
DD6
自-refresh 电流 最大值 1.5
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