64, 256, 512, 1k, 2k, 4k x 18 同步的 fifos
传真 id: 5410
cy7c4425/4205/4215
cy7c4225/4235/4245
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
april 1995 - 修订 8月 18, 1997
1cy 7 c42 25
特性
• 高-速, 低-电源, 第一-在 第一-输出 (fifo)
memories
• 64 x 18 (cy7c4425)
• 256 x 18 (cy7c4205)
• 512 x 18 (cy7c4215)
• 1k x 18 (cy7c4225)
• 2k x 18 (cy7c4235)
• 4k x 18 (cy7c4245)
• 高-速 100-mhz 运作 (10 ns 读/写 循环
时间)
• 低 电源 (i
CC
=45 毫安)
• 全部地 异步的 和 同时发生的 读 和 写
运作
• empty, 全部, half 全部, 和 可编程序的 almost
empty/almost 全部 状态 flags
• ttl-兼容
• retransmit 函数
• 输出使能 (oe
) 管脚
• 独立 读 和 写 使能 管脚
• 中心 电源 和 ground 为 减少 噪音
• 支持 自由-运动 50% 职责 循环 时钟 输入
• 宽度 expansion 能力
• depth expansion 能力
• 空间 节省 64-管脚 10x10 tqfp, 和 14x14 tqfp
• 68-管脚 plcc
函数的 描述
T
he cy7c42x5 是 高-速, 低-电源, 第一-在 第一-输出
(先进先出) memories 和 clocked读 和 写 接口. 所有
是 18 位 宽 和 是 管脚/functionally 兼容 至
idt722x5. 这 cy7c42x5 能 是 倾泻 至 增加先进先出
depth. 可编程序的 特性 包含 almost 全部/almost
empty flags. 这些 fifos 提供 解决方案 为 一个 宽 多样性
的 数据 buffering needs, 包含 高-速 数据 acquisition,
multi处理器接口, 和 communications buffering.
这些 fifos 有 18-位 输入 和 输出 端口 那 是con-
trolled 用 独立的 时钟 和 使能 信号. 这 输入 端口 是
控制 用 一个 自由-运动时钟 (wclk) 和 一个 写 使能
管脚 (wen
).
当 wen
是 asserted, 数据 是写 在 这 先进先出 在 这
rising 边缘 的 这 wclk 信号. 当 wen
是 使保持 起作用的, 数据
是 continually 写 在 这 先进先出 在各自 cycle. 这 输出
端口 是 控制 在 一个 类似的 manner 用 一个 自由-运动读
时钟 (rclk) 和 一个 读 使能 管脚 (ren
). 在 增加, 这
cy7c42x5 有 一个 输出 使能 管脚 (oe
). 这 读 和
写 clocks 将 是 系 一起 为 单独的-时钟 运作 或者
这 二clocks 将 是 run independently为 一个同步的
读/写 产品. 时钟 frequencies 向上 至 100 mhz 是
achievable.
retransmit 和 同步的 almost 全部/almost empty 标记
特性 是 有 在 这些 设备.
depth expansion 是 可能 使用这 cascade 输入 (wxi
,
RXI
), cascade 输出 (wxo, rxo), 和 第一 加载 (fl) 管脚.
这 wxo
和 rxo管脚 是 连接 至这 wxi和 rxi
管脚 的 这 next 设备, 和 这 wxo和 rxo管脚 的 这 last
设备 应当 是 连接 至 这 wxi
和 rxi管脚 的 这
第一 设备.这 fl
管脚 的 这 第一 设备 是 系 至 v
SS
和 这
FL
管脚 的 所有 这 remaining 设备 应当 是系 至 v
CC
.
这 cy7c42x5 提供 five 状态 管脚.这些 管脚 是 de-
coded 至 determine 一个 的 five states: empty, almost empty,
half 全部, almost 全部, 和 全部 (看
表格 2
). 这 half 全部 标记
shares 这 wxo
管脚. 这个 标记 是 有效的 在 这 standalone 和
宽度-expansion 配置. 在 这 depth expansion,这个
管脚 提供 这 expansion 输出 (wxo
) 信息 那 是 使用
至 信号 这 next 先进先出 当 它将 是 使活动.
这 empty 和 全部 flags 是 同步的,i.e., 它们 改变
状态 相关的 至 也 这 读时钟 (rclk) 或者 这 写 时钟
(wclk). 当 进去 或者 exiting 这 empty states, 这 标记 是
updated exclusively 用 这 rclk. 这 标记 denoting 全部 states
是 updated exclusively 用 wclk. 这 同步的 标记 archi-
tecture guarantees 那 这 flags 将 仍然是 有效的 从 一个
时钟 循环 至 这 next. 作 提到 先前, 这 almost
empty/almost 全部 flags 变为同步的 如果 这
V
CC
/smode是 系 至 v
SS
. 所有 配置 是 fabricated
使用 一个 先进的 0.65
µ
n-好 cmos 技术. 输入
静电释放 保护 是 更好 比2001v, 和 获得-向上 是 prevent-
ed 用 这 使用 的 守卫 rings.
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