july 1998
美国 microsystems, 公司 reserves 这 正确的 至 改变 这 detail 规格 作 将 是 必需的 至 准许 改进 在这 设计 的 它的 产品.
7.20.98
1.0 特性
•
triple 阶段-锁 循环 (pll) 设备 提供 精确的
比率计 derivation 的 音频的, 处理器, 和 utility
Clocks
•
在-碎片 tunable 电压-控制 结晶 振荡器
(vcxo) 准许 准确的 系统 频率 tuning
•
串行 接口 为 音频的 和 utility 时钟 频率
选择
•
板-可编程序的 处理器 时钟 频率
选择
•
支持 32, 44.1, 和 48khz 256x oversampled
dacs 作 好 作 384x 在 44.1khz 和 512x 在 48khz
•
tunable 音频的 时钟 发生率 为 undetectable
resynchronization 的 音频的 和 video streams
•
小 电路 板 footprint (16-管脚 0.150
″
soic)
•
custom 频率 selections 有 - 联系 your
local ami 销售 代表 为 更多 信息
图示 1: 块 图解
VCXO
串行
接口
SDATA
SCLK
SLOAD
FS6011
UCLK
处理器
时钟 pll
音频的
时钟 pll
Utility
时钟 pll
XOUT
XIN
clk_27
ACLK
PCLK
XTUNE
PSEL1
PSEL0
2.0 描述
这 fs6011-02 是 一个 大而单一的 cmos 时钟 发生器 ic
设计 至 降低 费用 和 组件 计数 在 数字的
video/音频的 系统.
在 这 核心 的 这 fs6011-02 是 电路系统 那 实现
一个 电压-控制 结晶 振荡器 当 一个 外部
共振器 (nominally 27mhz) 是 连结. 这 vcxo al-
lows 设备 发生率 至 是 precisely 调整 为 使用
在 系统 那 有 频率 相一致 (所需的)东西,
此类 作 数字的 satellite 接受者.
三 高-决议 阶段-锁 循环 independently
发生 三 其它 可选择的 发生率 获得 从
这 vcxo 频率. 这些 时钟 发生率 是 re-
lated 至 这 vcxo 频率 和 至 各自 其它 用 精确的
ratios. 这 locking 的 所有 这 输出 发生率 一起
能 eliminate unpredictable artifacts 在 video 系统
和 unpredictable 电磁的 干扰 (emi)
效能 预定的 至 频率 调和的 stacking.
图示 2: 管脚 配置
1 16
2
3
4
5
6
7
8
15
14
13
12
11
10
9
SCLK
SDATA
SLOAD
VSS
XIN
XOUT
XTUNE
VDD PSEL1
PSEL0
VSS
PCLK
UCLK
VDD
ACLK
CLK27
FS6011
16-管脚 (0.150
″
) soic
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