初步
18-mbit (512k x 36/1m x 18) 流水线
sram 与 nobl™ 体系结构
CY7C1370D
CY7C1372D
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-05555 rev. *a 修订 october 12, 2004
特点
• 引脚兼容 和 功能上 等效 至 zbt™
• 支架 250-mhz 总线 运营 与 零 等待 国家
— 可用 速度 等级 是 250, 225, 200, 和
167 MHz
• 内部 自我时间d 输出 缓冲区 控制rol 至 消除
这 需要 至 使用 异步 oe
• 完全 已注册 (输入 和 产出) 用于 流水线
操作
• 字节 写 能力
• 单独 3.3v 电源 供应
• 3.3v/2.5v 我/o 电源 供应
• 快 时钟到输出 次
— 2.6 ns (用于 250-mhz 设备)
— 2.8 ns (用于 225-mhz 设备)
— 3.0 ns (用于 200-mhz 设备)
— 3.4 ns (用于 167-mhz 设备)
• 时钟 启用 (cen
) 管脚 至 挂起 操作
• 同步 自定时 写入
• 可用 入点 无铅 100 tqfp, 119 bga, 和 165 fbga
软件包
• ieee 1149.1 jtag 边界 扫描
• 突发 capability—linear 或 交错 突发 订单
• “zz” 睡眠 模式 选项 和 停止 时钟 选项
功能 描述
这 cy7c1370d 和 cy7c1372d 是 3.3v, 512k x 36 和
1 mbit x 18 同步 流水线 突发 srams 与 否 总线
latency™ (nobl
™)
逻辑, 分别. 他们 是 设计 至
支持 无限 真 背靠背 阅读/写 运营
与 否 等待 国家. 这 cy7c1370d 和 cy7c1372d 是
配备 与 这 高级 (nobl) 逻辑 必填项 至 启用
连续的 阅读/写 运营 与 数据 正在 trans-
费雷德 开启 每 时钟 循环. 这个功能 戏剧性地 改进
这 吞吐量 的 数据 入点系统 那 需要 频繁
写/阅读 过渡. 这 cy7c1370d 和 cy7c1372d 是
管脚 兼容 和 功能上 等效 至 zbt 设备.
全部 同步 输入 通过 通过 输入 寄存器 受控
由 这 上升 边缘 的 这 时钟. 全部 数据 产出 通过 通过
输出 寄存器 受控 由 t他 上升 边缘 的 这 时钟. 这
时钟 输入 是 合格 由 这 时钟 启用 (cen
) 信号,
哪个 当 取消断言 暂停 操作 和 扩展 这
上一个 时钟 循环.
写 运营 是 受控由 这 字节 写 选择
(bw
一个
–BW
d
用于 cy7c1370d 和 bw
一个
–BW
b
用于 cy7c1372d)
和 一个 写 启用 (我们
) 输入. 全部 写入是 进行 与
片上 同步 自定时 写 电路.
三个 同步 芯片 启用 (ce
1
, ce
2
, ce
3
) 和 一个
异步 输出 启用 (oe
) 提供 用于 容易 银行
选择 和 输出 三态 一氧化碳ntrol. 入点 订单 至 避免 总线
争用, 这 输出 驱动程序是 同步 三态
期间 这 数据 部分 的 一个 写 顺序.
a0, a1, 一个
c
模式
BW
一个
BW
b
我们
CE1
CE2
CE3
oe
阅读 逻辑
DQs
DQP
一个
DQP
b
DQP
c
DQP
d
d
一个
t
一个
s
t
e?
e?
右
我
n
g
o
U
t
p
U
t
B
U
f
f
e?
右
s
记忆
阵列
e?
e?
输入
注册 0
地址
注册 0
写 地址
注册 1
写 地址
注册 2
写 登记处
和 数据 一致性
控制 逻辑
突发
逻辑
a0'
a1'
D1
D0
Q1
Q0
A0
A1
c
adv/ld
adv/ld
e?
输入
注册 1
s
e?
n
s
e?
一个
m
p
s
e?
clk
cen
写
驱动程序
BW
c
BW
d
ZZ
睡眠
控制
o
U
t
p
U
t
右
e?
g
我
s
t
e?
右
s
逻辑 块 图表-cy7c1370d (512k x 36)
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