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资料编号:102697
 
资料名称:CY7C1370D-167AXI
 
文件大小: 344.48K
   
说明
 
介绍:
18-Mbit (512K X 36/1M X 18) Pipelined SRAM with NoBL Architecture
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
初步的
18-mbit (512k x 36/1m x 18) pipelined
sram 和 nobl™ architecture
CY7C1370D
CY7C1372D
Cypress 半导体 公司
3901 第一 街道 San Jose
,
ca 95134 408-943-2600
文档 #: 38-05555 rev. *a 修订 october 12, 2004
特性
管脚-兼容 和 functionally 相等的 至 zbt™
支持 250-mhz 总线 行动 和 零 wait states
有 速 grades 是 250, 225, 200, 和
167 MHz
内部 自-时间d 输出 缓存区 内容rol 至 eliminate
全部地 注册 (输入 和 输出) 为 pipelined
运作
字节 写 能力
单独的 3.3v 电源 供应
3.3v/2.5v i/o 电源 供应
快 时钟-至-输出 时间
2.6 ns (为 250-mhz 设备)
2.8 ns (为 225-mhz 设备)
3.0 ns (为 200-mhz 设备)
3.4 ns (为 167-mhz 设备)
时钟 使能 (cen
) 管脚 至 suspend 运作
同步的 自-安排时间 写
有 在 含铅的-自由 100 tqfp, 119 bga, 和 165 fbga
包装
ieee 1149.1 jtag boundary scan
burst capability—linear 或者 interleaved burst 顺序
“zz” 睡眠 模式 选项 和 停止 时钟 选项
函数的 描述
这 cy7c1370d 和 cy7c1372d 是 3.3v, 512k x 36 和
1 mbit x 18 同步的 pipelined burst srams 和 非 总线
latency™ (nobl
™)
逻辑, 各自. 它们 是 设计 至
支持 unlimited 真实 后面的-至-后面的 读/写 行动
和 非 wait states. 这 cy7c1370d 和 cy7c1372d 是
配备 和 这 先进的 (nobl) 逻辑 必需的 至 使能
consecutive 读/写 行动 和 数据 正在 trans-
ferred 在 每 时钟 循环. 这个特性 dramatically 改进
这 throughput 的 数据 在系统 那 需要 frequent
写/读 transitions. 这 cy7c1370d 和 cy7c1372d 是
管脚 兼容 和 functionally 相等的 至 zbt 设备.
所有 同步的 输入 通过 通过 输入 寄存器 控制
用 这 rising 边缘 的 这 时钟. 所有 数据 输出 通过 通过
输出 寄存器 控制 用 the rising 边缘 的 这 时钟. 这
时钟 输入 是 qualified 用 这 时钟 使能 (cen
) 信号,
这个 当 deasserted suspends 运作 和 extends 这
previous 时钟 循环.
写 行动 是 控制用 这 字节 写 选择
(bw
一个
–BW
d
为 cy7c1370d 和 bw
一个
–BW
b
为 cy7c1372d)
和 一个 写 使能 (我们
) 输入. 所有 写是 安排 和
在-碎片 同步的 自-安排时间 写 电路系统.
三 同步的 碎片 使能 (ce
1
, ce
2
, ce
3
) 和 一个
异步的 输出 使能 (oe
) 提供 为 容易 bank
选择 和 输出 三-状态 control. 在 顺序 至 避免 总线
contention, 这 输出 驱动器是 synchronously 三-陈述
在 这 数据 portion 的 一个 写 sequence.
a0, a1, 一个
C
模式
BW
一个
BW
b
我们
CE1
CE2
CE3
OE
读 逻辑
DQs
DQP
一个
DQP
b
DQP
c
DQP
d
D
一个
T
一个
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
记忆
排列
E
E
输入
寄存器 0
地址
寄存器 0
写 地址
寄存器 1
写 地址
寄存器 2
写 registry
和 数据 coherency
控制 逻辑
BURST
逻辑
a0'
a1'
D1
D0
Q1
Q0
A0
A1
C
adv/ld
adv/ld
E
输入
寄存器 1
S
E
N
S
E
一个
M
P
S
E
CLK
CEN
驱动器
BW
c
BW
d
ZZ
睡眠
控制
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
逻辑 块 图解-cy7c1370d (512k x 36)
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