Pentium
, pentium
专业版, 和 cyrix
6x86
兼容 时钟 合成器/驾驶员
CY2267
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
九月 1996 - 修订 六月 12
,1997
特点
• 完成 时钟 解决方案 至 满足 要求 的 钢笔-
tium®, pentium® 专业版, 或 cyrix® 6x86 motherboards 入点-
包括 双-处理器 和 sdram 设计
— 十六 cpu 时钟 产出, 向上 至 66.66 mhz (请参见
功能 表)
— 一个 同步 pci 时钟 输出
— 一个 usb 时钟 在 48 mhz, 满足 英特尔’s 准确度,
抖动, 作为 井 作为 上升 和 坠落 时间 要求
— 一个 我/o 时钟 在 24 mhz
— 一个 参考. 时钟 在 14.318 mhz
• 两个 专用, 独立 频率 选择 输入
(内部 拉-向上) 轻松 系统 设计, 启用 在系统内
频率 变更, 和 支持 oe 控制
• 低 cpu 时钟 抖动
≤
200 ps 循环到循环
• 低 偏斜 产出
—
≤
250 ps 之间 cpu 时钟
—1ns
−
3ns 偏斜 之间 cpu 和 pci 时钟 用于 com-
patibility 与 sis 55xx 作为 井 作为 英特尔 82430tx,
82430hx, 和 82430vx chipsets (cy2267–1)
• 改进 输出 驱动程序 是 设计 用于 低 emi
• 满足 pentium 和 pentium 专业版 通电 稳定
要求
• 3.3v 操作, 5v 宽容 输入
• 可用 入点 节省空间 34-管脚 ssop 包装
功能 描述
这 cy2267 是 一个 低成本 时钟 合成器/驾驶员 芯片 用于 一个
pentium, pentium 专业版, 或 cyrix 6x86-基于 主板.
这 cy2267 产出 十六 cpu 时钟, 十二 的 哪个 可以
是 已使用 至 支持 向上 至 三个 sdram 模块. 这 pci
时钟 输出 可以 是 缓冲 与 一个 外部, 低成本 零
延迟 缓冲区 (cy2305/9), 因此 提供 一个 完成 解决方案
用于 82430tx 台式机 系统.
这 cpu 时钟 的 这 cy2267 有 较少 比 200 ps cy-
cle-至-循环 抖动. 两者都有 这 cpu 和 pci 时钟 有 一个 回转
费率 的 更大 比 1v/ns. 这 usb 时钟 满足 英特尔’s accu-
racy, 抖动, 和 上升 和 坠落 时间 要求.
全部 cpu 时钟 支持 快 时钟 稳定 开启 通电
(&指示灯; 2 ms). 另外, 两个 专用 频率 选择 输入
是 已使用 用于 输出 启用 控制 和 设置 这 cpu 时钟
输出 频率.
这 cy2267 时钟 产出 是 设计 用于 低 emi emis-
位置. 受控 上升 和 坠落 次, 独一无二 输出 驾驶员 cir-
cuits, 和 创新 电路 布局 技术 启用 这
cy2267 至 有 下部 emi 比 时钟 设备 从 其他 男人-
ufacturers. 请 参考 至 这 应用程序 备注 “layout 和
终止 技术 用于 柏树 时钟 generators” 用于
更多 信息 开启 推荐 系统 布局 技术.
这 cy2267 接受 一个 14.318 mhz 参考 水晶 或 时钟
作为 其 输入 和 运行 关 一个 3.3v 供应. 这 cy2267 是 可用
入点 一个 空间-正在保存, 低成本 34-管脚 ssop 包装 和 是
引脚兼容 与 这 cy2264 和 cy2265.
英特尔 和 pentium 是 已注册 商标 的 英特尔 公司.
cyrix 是 一个 已注册 商标 的 cyrix 公司.
rom
管脚 配置
2267–a
逻辑 块 图表
XTALOUT
XTALIN
refclk (14.318mhz)
14.318
MHz
osc.
1
2
3
4
5
6
7
8
9
10
11
12
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v
dd
XTALIN
XTALOUT
v
ss
CPUCLK16
CPUCLK1
CPUCLK2
v
dd
CPUCLK3
v
ss
CPUCLK5
CPUCLK6
v
dd
S2
REFCLK
v
dd
IOCLK
USBCLK
v
ss
PCICLK
CPUCLK13
v
dd
CPUCLK12
CPUCLK11
v
ss
CPUCLK10
CPUCLK9
ioclk (24mhz)
S1
usbclk (48mhz)
PCICLK
SSOP
2267–b
CPUCLK4
cpuclk [1–16]
CPU
PLL
S2
系统
PLL
/2
延迟
(–1仅)
/2
/2
16
17
S1
CPUCLK15
CPUCLK7 18
19
20
v
ss
CPUCLK14
CPUCLK8
15
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