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初步的
ftg 为 整体的 核心 逻辑 和 133-mhz fsb
W208D
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
二月 10, 2000, rev. **
特性
• maximized emi 抑制 使用 cypress’s 展开
spectrum 技术
• 低 jitter 和 tightly 控制 时钟 skew
• 高级地 整体的 设备 供应 clocks 必需的 为
cpu, 核心 逻辑, 和 sdram
• 三 copies 的 cpu 时钟 在 66/100 mhz
• nine copies 的 100-mhz sdram clocks
• 第八 copies 的 pci 时钟
• 二 copies 的 同步的 apic 时钟
• 二 copies 的 48-mhz 时钟 (非-展开 spectrum) 运算-
timized 为 usb 涉及 输入 和 video 点 时钟
• 二 copies 的 66-mhz fixed 时钟
• 一个 copy 的 14.31818-mhz 涉及 时钟
• 电源 向下 控制
•I
2
c™ 接口 为 turning 止 unused clocks
关键 规格
cpu, sdram 输出 循环-至-循环 jitter:.............. 250 ps
apic, 48-mhz, 3v66, pci 输出
循环-至-循环 jitter:................................................... 500 ps
apic, 48-mhz, sdram 输出 skew: ........................250 ps
cpu, 3v66 输出 skew: ............................................175 ps
pci 输出 skew: ........................................................500 ps
cpu 至 sdram skew (@ 133 mhz):.........................±0.5 ns
cpu 至 sdram skew (@ 100 mhz):.................4.5 至 5.5 ns
cpu 至 3v66 skew (@ 66 mhz): .......................7.0 至 8.0 ns
3v66 至 pci skew (3v66 含铅的):.......................... 1.5 至 3.5 ns
pci 至 apic skew: .....................................................±0.5 ns
I
2
c 是 一个 商标 的 phillips 公司. intel 是 一个 注册 商标 的 intel 公司.
表格 1. 管脚 可选择的 功能
SEL133 SEL1 SEL0 函数
X 0 0 三-状态
X0 1 测试
0 1 0 66-mhz cpu
0 1 1 100-mhz cpu
1 1 0 保留
1 1 1 133-mhz cpu
块 图解
管脚 配置
VDDQ3
VDDQ2
cpu2_itp
pci0_ich
XTAL
pll ref freq
pll 1
X2
X1
ref/sel133
pci1:7
USB
点
PLL2
OSC
VDDQ3
I
2
C
SDATA
逻辑
SCLK
3v66_0:1
cpu0:1
sel0:1
apic0:1
分隔物,
Delay,
和
阶段
控制
逻辑
7
2
VDDQ3
2
2
DCLK
sdram0:7
8
PWRDWN#
ref/sel133*
VDDQ3
X1
X2
地
地
3v66_0
3v66_1
VDDQ3
VDDQ3
pci0_ich
PCI1
PCI2
地
PCI3
PCI4
地
PCI5
PCI6
PCI7
VDDQ3
VDDQ3
地
地
W208D
地
APIC0
APIC1
VDDQ2
CPU0
VDDQ2
CPU1
cpu2_itp
地
地
SDRAM0
SDRAM1
VDDQ3
SDRAM2
SDRAM3
地
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
地
DCLK
VDDQ3
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
32
31
30
29
USB
点
VDDQ3
SEL0
PWRDWN#
SCLK
SDATA
SEL1
便条:
1. 内部的 拉-向下 电阻器 呈现 在 输入 marked 和 *.
设计 应当 不 solely rely 在 内部的 拉-向下 resister 至
设置 i/o 管脚 低.
[1]

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初步的 ftg 为整体的核心逻辑和 133-mhz fsb W208D Cypress 半导体公司 • 3901 北第一街道 • San Jose • ca 95134 • 408-943-2600 二月 10, 2000, rev. ** 特性 • maximized emi 抑制使用 cypress’s 展开 spectrum 技术 • 低 jitter 和 tightly 控制时钟 skew • 高级地整体的设备供应 clocks 必需的为 cpu, 核心逻辑, 和 sdram • 三 copies 的 cpu 时钟在 66/100 mhz • nine copies 的 100-mhz sdram clocks • 第八 copies 的 pci 时钟 • 二 copies 的同步的 apic 时钟 • 二 copies 的 48-mhz 时钟 (非-展开 spectrum) 运算- timized 为 usb 涉及输入和 video 点时钟 • 二 copies 的 66-mhz fixed 时钟 • 一个 copy 的 14.31818-mhz 涉及时钟 • 电源向下控制 •I 2 c™ 接口为 turning 止 unused clocks 关键规格 cpu, sdram 输出循环-至-循环 jitter:.............. 250 ps apic, 48-mhz, 3v66, pci 输出循环-至-循环 jitter:................................................... 500 ps apic, 48-mhz, sdram 输出 skew: ........................250 ps cpu, 3v66 输出 skew: ............................................175 ps pci 输出 skew: ........................................................500 ps cpu 至 sdram skew (@ 133 mhz):.........................±0.5 ns cpu 至 sdram skew (@ 100 mhz):.................4.5 至 5.5 ns cpu 至 3v66 skew (@ 66 mhz): .......................7.0 至 8.0 ns 3v66 至 pci skew (3v66 含铅的):.......................... 1.5 至 3.5 ns pci 至 apic skew: .....................................................±0.5 ns I 2 c 是一个商标的 phillips 公司. intel 是一个注册商标的 intel 公司. 表格 1. 管脚可选择的功能 SEL133 SEL1 SEL0 函数 X 0 0 三-状态 X0 1 测试 0 1 0 66-mhz cpu 0 1 1 100-mhz cpu 1 1 0 保留 1 1 1 133-mhz cpu 块图解管脚配置 VDDQ3 VDDQ2 cpu2_itp pci0_ich XTAL pll ref freq pll 1 X2 X1 ref/sel133 pci1:7 USB 点 PLL2 OSC VDDQ3 I 2 C SDATA 逻辑 SCLK 3v66_0:1 cpu0:1 sel0:1 apic0:1 分隔物, Delay, 和阶段控制逻辑 7 2 VDDQ3 2 2 DCLK sdram0:7 8 PWRDWN# ref/sel133* VDDQ3 X1 X2 地地 3v66_0 3v66_1 VDDQ3 VDDQ3 pci0_ich PCI1 PCI2 地 PCI3 PCI4 地 PCI5 PCI6 PCI7 VDDQ3 VDDQ3 地地 W208D 地 APIC0 APIC1 VDDQ2 CPU0 VDDQ2 CPU1 cpu2_itp 地地 SDRAM0 SDRAM1 VDDQ3 SDRAM2 SDRAM3 地 SDRAM4 SDRAM5 VDDQ3 SDRAM6 SDRAM7 地 DCLK VDDQ3 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 32 31 30 29 USB 点 VDDQ3 SEL0 PWRDWN# SCLK SDATA SEL1 便条: 1. 内部的拉-向下电阻器呈现在输入 marked 和 *. 设计应当不 solely rely 在内部的拉-向下 resister 至设置 i/o 管脚低. [1]

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