PacketClock™
一个-pll 概述 目的 时钟 发电机
CY26404
柏树 半导体 公司
•
3901 北 第一 街道
•
San jose, ca 95134
•
408-943-2600
文件 #: 38-07470 rev. ** 修订 12月 9, 2002
特点 好处
• 综合 锁相 回路
内部 pll 与 向上 至 400-mhz 内部 操作
• 低-偏斜, 低-抖动, 高精度 产出
满足 关键 计时 要求 入点 复杂 系统 设计
• 3.3v 操作 与 2.5v 输出 选项
启用 应用程序 兼容性
• 16-tssop
行业 标准 包装 保存 开启 板 空间
零件 号码 产出 输入 频率 输出 频率 范围
CY26404 6 20 mhz 2 x 50 mhz, 1 x 100 mhz
输出 管脚 默认 频率 单位
CLK1 7 50 MHz
CLK2 8 50 MHz
CLK3 9 关
CLK4 12 关
CLK5 14 100 MHz
CLK6 15 关
逻辑 块 图表
新
XOUT
clk1 50 mhz
输出
多路复用器
和
分隔器
PLL
osc.
clk3 关
q
p
VCO
VDDL
AVSS
Φ
AVDD
vss
clk2 50 mhz
VSSL VDD
16-管脚 tssop
CY26404
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
vss
VSSL
scl
CLK1
新
XOUT
VDD
SDA
AVSS
CLK3
CLK2
CLK6
CLK5
AVDD
VDDL
CLK4
管脚 配置
scl
SDA
SPI
控制
clk4 关
clk5 100 mhz
clk6 关
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