综合 硅 解决方案, 公司 — 1-800-379-4774
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rev. d
02/11/05
ISSI
®
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is61vps25672a is61lps25672a
is61vps51236a is61lps51236a
is61vps102418a is61lps102418a
特点
• 内部 自定时 写 循环
• 个人 字节 写 控制 和 全球 写
• 时钟 受控, 已注册 地址, 数据 和
控制
• 突发 顺序 控制 使用 模式 输入
• 三个 芯片 启用 选项 用于 简单 深度
扩展 和 地址 流水线
• 普通 数据 输入 和 数据 产出
• 自动 掉电 期间 取消选择
• 单独 循环 取消选择
• 贪睡 模式 用于 降低功率 备用
• jtag 边界 扫描 用于 pbga 包装
• 电源 供应
lps: v
dd
3.3v+ 5%, v
DDQ
3.3v/2.5v+ 5%
vps: v
dd
2.5v+ 5%, v
DDQ
2.5v+ 5%
• 电子元件工业联合会 100-管脚 tqfp, 119-球 pbga, 165-ball
pbga, 和 209-球 (x72) 软件包
• 无铅 可用
描述
这
ISSI
is61lps/vps51236a, is61lps/vps102418a,
和 is61lps/vps25672a 是 高-速度, 低功耗 syn-
时间静态
RAMs
设计 至 提供 burstable,
高-
业绩
记忆 用于 通信 和 联网
应用程序. 这 is61lps/vps51236a 是 有组织的 作为
524,288 字词 由 36 比特, 这 is61lps/vps102418a 是
有组织的 作为 1,048,576 字词 由 18 比特, 和 这 is61lps/
vps25672a 是 有组织的 作为 262,144 字词 由 72 比特.
预制 与
ISSI
's 高级 cmos 技术, 这
设备 集成 一个 2-有点 突发 计数器, 高速 sram
核心, 和 高驱动 能力 产出 进入 一个 单独 单声道-
lithic 电路. 全部 同步 输入 通过 通过 瑞吉斯-
ters 受控 由 一个 正-边缘-已触发 单独 时钟
输入.
写 循环次数 是 内部 自定时 和 是 已启动 由
这 上升 边缘 的 这 时钟 输入. 写 循环次数 可以 是 一个
至 四 字节数 宽 作为 受控 由 这 写 控制 输入.
分开 字节 启用 允许 个人 字节数 至 是 书面.
这 字节 写 操作 是 执行 由 使用 这 字节
写 启用 (
BWE
) 输入 合并 与 一个 或 更多
个人 字节 写 信号 (
BWx
). 入点 加法, 全球
写 (
GW
) 是 可用 用于 写作 全部 字节数 在 一个 时间,
无论如何 的 这 字节 写 控件.
突发 可以 是 已启动 与 要么
ADSP
(地址 状态
处理器) 或
ADSC
(地址 状态 高速缓存 控制器)
输入 针脚. 后续 突发 地址 可以 是 已生成
内部 和 受控 由 这
adv
(突发 地址
预付款) 输入 管脚.
这 模式 管脚 是 已使用 至 选择 这 突发 顺序 订单,
线性 突发 是 已实现 当 这个 管脚 是 系紧 低.
交错 突发 是 已实现 当 这个 管脚 是 系紧 高 或
左 浮动.
256k x 72, 512k x 36, 1024k x 18
18mb 同步 流水线,
单独 循环 取消选择 静态 ram
二月 2005
快 访问权限 时间
符号 参数 250 200 单位
t
KQ
时钟 访问权限 时间 2.6 3.1 ns
t
KC
循环 时间 4 5 ns
频率 250 200 MHz
: 点此下载
