初步
高频 可编程 pecl 时钟 世代 模块
CY2XP306
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07725 rev. *a 修订 april 8, 2005
特点
• 60 ps 典型 循环到循环 抖动
• 30 ps 典型 输出-输出 偏斜
• 锁相 回路 (pll) 乘数 选择
• lvttl 或 xo input; 六个 lvpecl 产出
• 可选择 output 分隔器 (/2)
• 1–133 mhz 输入 频率 范围
• 62.5–500 mhz 输出 频率 范围
• 36-管脚 vfbga, 6 × 8 × 1 mm
• 3.3v 操作
• 串行 可配置 相乘 比率
块 图表
QA1
QA1#
QA2
QA2#
QA3
QA3#
QB1
QB1#
QB2
QB2#
QB3
QB3#
/1
/2
0
1
0
1
MR
XTAL
振荡器
PLL
xM
新/参考
XOUT
ser clk
ser 数据
pll_mult
FSELA
FSELB
管脚 配置 (顶部 查看)
6
5
4
3
2
1
ABCDEFGH
cy2xp306 36 vfbga 管脚 配置 顶部 查看
QA1
VDDA
地
XOUT
新
VDDB
QA1#
地
ser_
数据
ser_
clk
地
VDDB
QA2
QB2
QB2#
地
QA2#
pll_
mult
QA3
MR
QA3#
QB3
QB3#
FSELA
QB1
地
VDDB
VDDB
地
FSELB
QB1#
VDDA
VDDA
nc
VDDA
VDDA
: 点此下载
