差速器 时钟 缓冲区/驱动器右
ddr400/pc3200-符合
cy2sstv857-32
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07557 rev. *e 修订 january 12, 2005
特点
• 操作 频率: 60 mhz 至 230 mhz
• 支架 400-mhz ddr sdram
• 10 差速器 产出 从 一个 差速器 输入
• 传播-光谱-兼容
• 低 抖动 (循环-至-循环): &指示灯; 75
• 很 低 偏斜: &指示灯; 100 ps
• 电源 管理 控制 输入
• 高阻抗 产出 当 输入 时钟 &指示灯; 20 mhz
• 2.6v 操作
• 引脚兼容 机智h cdc857-2 和 -3
• 48-管脚 tssop 和 40 qfn 包装
• 工业 温度 的 –40°c 至 85°c
• 符合 至 电子元件工业联合会 ddr 规格
描述
这 cy2sstv857-32 是 一个 高-业绩, 低-偏斜,
低抖动 零-延迟 缓冲区 设计 至 分发 差速器
时钟 入点 高速 应用程序. 这 cy2sstv857-32
生成 十 差速器 对 时钟 产出 从 一个 不同-
电位 对 时钟 输入. 入点 加法, 这 cy2sstv857-32
特点 差速器 反馈 时钟 outpts 和 输入. 这个
允许 这 cy2sstv857-32 至 是 已使用 作为 一个 零 延迟 缓冲区.
当 已使用 作为 一个 零 延迟 缓冲区 入点 嵌套 时钟 树木, 这
cy2sstv857-32 锁 上 这 我输入 参考和 翻译
与 近零 延迟 至 低偏斜 产出.
块 图表 管脚 配置
3
2
5
6
10
9
20
19
22
23
46
47
44
43
39
40
29
30
27
26
32
33
Y0
Y0#
Y1
Y1#
Y2
Y2#
Y3
Y3#
Y4
Y4#
Y5
Y5#
Y6
Y6#
Y7
Y7#
Y8
Y8#
Y9
Y9#
FBOUT
FBOUT#
测试一下 和
断电
逻辑
PLL
13
14
36
35
FBIN
FBIN#
clk
CLK#
AVDD
37
16
pd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
vss
Y0#
Y0
VDDQ
Y1
Y1#
vss
vss
Y2#
Y2
VDDQ
VDDQ
clk
CLK#
VDDQ
AVDD
AVSS
vss
Y3#
Y3
VDDQ
Y4
Y4#
vss
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
vss
Y5#
Y5
VDDQ
Y6
Y6#
vss
vss
Y7#
Y7
VDDQ
PD#
FBIN
FBIN#
VDDQ
FBOUT#
FBOUT
vss
Y8#
Y8
VDDQ
Y9
Y9#
vss
cy2sstv857-32
48 tssop 包装
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