1:15 差速器 时钟/数据 扇出 布菲右
fastedge™ 系列
CY2PP3115
柏树 半导体 公司
• 198 champion court • San Jose
,
ca 95134-1709 • 408-943-2600
文件 #: 38-07502 rev. *e 修订 8月 22, 2005
特点
• 十五 ecl/pecl 差速器 产出 分组 入点 四
银行
• 两个 ecl/pecl 差速器 输入
• 可选择 除法 由 两个 产出
• 热-可交换/-insertable
• 41 ps 典型 output-至-输出 偏斜
• 86 ps 典型 零件对零件 偏斜
• 900 ps 典型 传播 延迟
• 0.2 ps 典型 rms 相位 抖动
• 9 ps 典型 峰值 期间 抖动
• 1.5 ghz 操作
• pecl 模式 供应 范围: v
抄送
= 2.5v± 5% 至 3.3v±5%
与 v
ee
= 0v
• ecl 模式 供应 范围: v
e? e?
= –2.5v± 5% 至 –3.3v±5%
与 v
抄送
= 0v
• 工业 温度 范围: –40°c 至 85°c
• 52-管脚 1.4mm tqfp 包装
• 管脚 兼容 与 mc100es6222
功能 描述
这 cy2pp3115 是 一个 低-偏斜, 低 传播 延迟 1-至-15
差速器 扇出 缓冲区 有针对性的 至 满足 这 要求 的
高性能 时钟 和 数据 分布 应用程序. 这
设备 是 已实施 开启 sige 技术 和 有 一个 完全
差速器 内部 体系结构 那 是 优化 至 实现
低 信号 偏斜 在 操作 频率 的 向上 至 1.5 ghz.
这 设备 特点 两个 差速器 输入 路径 那 是 多-
复合 内部. 这个 mux 是 受控 由 这 clk_选择 管脚.
这 cy2pp3115 将 功能 不 仅 作为 一个 差速器 时钟
缓冲区 但是 也 作为 一个 信号电平 翻译器 和 扇出 开启
ecl/pecl 单端 信号 至 15 ecl/pecl 差速器
荷载. 一个 外部 偏差 管脚, vbb, 是 提供 用于 这个 目的.
入点 这样的 一个 应用程序, 这 vbb 管脚 应该 是 已连接 至
要么 一个 的 这 clka# 或 clkb# 输入 和 旁路 至
接地 通过 一个 0.01-
µ
f 电容器.
自 这 cy2pp3115 介绍 可忽略不计 抖动 至 这 计时
预算, 它 是 这 理想 选择用于 分发 高 频率,
高 精度 时钟 跨越 背面-飞机 和 板 入点
通信 系统s. 此外, 高级 电路
设计 方案, 这样的 作为 内部 温度 补偿,
确保 那 这 cy2pp3115 交付 一致 业绩
结束 各种 platforms.
块 图表
管脚 配置
0
1
0
1
1
0
0
1
QAO
QA1
QBO
QB1
QB2
QC0
QC1
QC2
QC3
QD0
QD1
QD2
QD3
QD4
QD5
VBB
VEE
VEE
VEE
VEE
VEE
VEE
VEE
VCC
VCC
0
1
/1
/2
FSELA
CLK0
CLK0#
CLK1
CLK1#
FSELB
FSELC
MR
FSELD
clk_选择
CY2PP3115
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
VCC
QC0
QC0#
QC1
QC1#
QC2
QC2#
QC3
QC3#
VCC
nc
nc
VCC
v
c
c
q
一个
0
q
一个
0
#
q
一个
1
q
一个
1
#
v
c
c
q
B
0
q
B
0
#
q
B
1
q
B
1
#
q
B
2
q
B
2
#
v
c
c
VCC
MR
FSELA
FSELB
CLK0
CLK0#
clk_选择
CLK1
CLK1#
VBB
FSELC
FSELD
VEE
VCC
QD5#
QD5
QD4#
QD4
QD3#
QD3
QD2#
QD2
QD1#
QD1
QD0#
QD0
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