初步
1:8 时钟 扇出 buffer
CY2DP818-2
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07588 rev. ** 修订 十一月 5, 2003
特点
• 低电压 操作 v
dd
= 3.3v
• 1:8 扇出
• 单独-输入-可配置 用于 lvds, lvpecl, 或 lvttl
• 8 对 的 lvpecl 产出 与 启用/禁用
• 驱动器 一个 50-欧姆 荷载
• 低 输入 电容
• 低 输出 偏斜
• 低 传播 延迟 典型
(tpd &指示灯; 4 ns)
• 工业 版本 可用
• 包装 可用 包括: tssop
• 是否 不 超过 bellcore 802.3 标准
• 操作 向上 至 350 mhz/700 mbps
描述
这个 柏树 系列 的 网络 电路 是 生产 使用
高级 0.35-微米 cmos 技术, 实现 这
行业’s 最快 逻辑.
这 柏树 cy2dp818-2 扇出 缓冲区 特点 一个 单独
lvds 或 一个 单端 lvttl-兼容 输入 和 八
lvpecl 输出 对.
设计 用于 数据-通信 时钟-管理 应用程序-
阳离子, 这 大型 扇出 从 一个 单独 输入 减少 正在加载
开启 这 输入 时钟.
这 cy2dp818-2 是 理想 用于 两者都有 水平 翻译 从
单端 至 lvpecl 和/或 用于 这 分布 的
lvpecl-基于 时钟 信号.
这 柏树 cy2dp818-2 有 可配置 输入 功能.
这 输入 是 用户-可配置 通过 这 inconfig 管脚 用于 单独
已结束 或 差速器 输入.
块 图表
管脚 配置
输入
(lvpecl / lvds / lvttl)
输出
(lvpecl)
Q1A
Q1B
Q2A
Q2B
Q3A
Q3B
Q4A
Q4B
Q5A
Q5B
Q6A
Q6B
Q7A
Q7B
Q8A
Q8B
输入 一个
输入 b
InConfig
EN1
EN2
EN3
EN4
EN5
EN6
EN7
1
2
3
4
5
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38-管脚 tssop
地
VDD
Q1A
Q1B
Q2A
Q2B
Q3A
Q3B
Q4B
Q5A
Q5B
Q6A
Q6B
Q7A
Q7B
Q8A
Q8B
地
Q4A
地
VDD
地
地
VDD
InConfig
输入 一个
输入 b
地
地
cy2dp818-2
VDD
EN1
EN2
EN3
EN5
EN6
EN7
VDD
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