1 的 2:10 差速器 时钟/数据 扇出 布菲右
fastedge™ 系列
CY2DP3110
柏树 半导体 公司
• 198 champion court • San Jose
,
ca 95134-1709 • 408-943-2600
文件 #: 38-07469 rev. *i 修订 8月 18, 2005
特点
• 十 ecl/pecl 差速器 产出
• 一个 ecl/pecl 差速器 或 单端 输入
(clka)
• 一个 hstl 差速器 或 单端 输入 (clkb)
• 热-可交换/-insertable
• 29 ps 典型 output-至-输出 偏斜
• 95 ps 典型 零件对零件 偏斜
• 400 ps 典型 传播 延迟
• 0.1 ps 典型 rms 相位 抖动
• 1.5 ghz 操作 (2.7 ghz 最大值 切换
频率)
• pecl 和 hstl 模式 供应 范围: v
抄送
= 2.5v± 5% 至
3.3v±5% 与 v
ee
= 0v
• ecl 模式 供应 范围: v
e? e?
= –2.5v± 5% 至 –3.3v±5%
与 v
抄送
= 0v
• 工业 温度 范围: –40°c 至 85°c
• 32-管脚 tqfp 包装
• 温度 补偿 喜欢 100k ecl
• 引脚兼容 与 mc100es6111
功能 描述
这 cy2dp3110 是 一个 低-偏斜, 低 传播 延迟 2-至-10
差速器 扇出 缓冲区 有针对性的 至 满足 这 要求 的
高性能 时钟 和 数据 分布 应用程序. 这
设备 是 已实施 开启 sige 技术 和 有 一个 完全
差速器 内部 体系结构 那 是 优化 至 实现
低 信号 偏斜 在 操作 频率 的 向上 至 1.5 ghz.
这 设备 特点 两个 差速器 输入 路径 那 是 多-
复合 内部. 这个 mux 是 受控 由 这 clk_选择 管脚.
这 cy2dp3110 将 功能 不 仅 作为 一个 差速器 时钟
缓冲区 但是 也 作为 一个 信号电平 翻译器 和 扇出 开启 hstl
单端 信号 至 10 ecl/pecl 差速器 荷载. 一个 ex-
内部 偏差 管脚, vbb, 是 提供 用于 这个 目的. 入点 这样的 一个
应用程序, 这 vbb 管脚 应该 是 已连接 至 要么 一个 的
这 clka# 或 clkb# 输入 和 旁路 至 接地 通过 一个
0.01-
µ
f 电容器. 传统上, 入点 ecl, 它 是 已使用 至 提供
这 参考 水平 至 一个 收货 单端 输入 那 可能
有 一个 不同的 自偏 点.
自 这 cy2dp3110 介绍 可忽略不计 抖动 至 这 计时
预算, 它 是 这 理想 选择用于 分发 高 频率,
高 精度 时钟 跨越 背面-飞机 和 板 入点 com-
通信 系统.此外, 高级 电路 设计
方案, 这样的 作为 内部 te温度 compens位置, 确保
那 这 cy2dp3110 交付一致 业绩 结束
各种 platforms
块 图表
管脚 配置
VBB
VEE
VEE
VCC
CLKA
CLKA#
CLKB
CLKB#
clk_选择
VEE
VCC
Q0
Q0#
Q1
Q1#
Q2
Q2#
Q3
Q3#
Q4
Q4#
Q5
Q5#
Q6
Q6#
Q8
Q8#
Q9
Q9#
Q7
Q7#
v
bb
CY2DP3110
VCC
Q0
Q0#
Q1
Q1#
Q2
Q2#
VCC
VCC
Q9#
Q9
Q8#
Q8
Q7#
Q7
VCC
Q3
Q3#
Q4
Q4#
Q5
Q5#
Q6
Q6#
VCC
clk_选择
CLKA
CLKA#
VBB
CLKB
CLKB#
VEE
1
2
3
4
5
6
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8
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17
9
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