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资料编号:1127543
 
资料名称:CY29773AXIT
 
文件大小: 532K
   
说明
 
介绍:
2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
2.5v 或 3.3v, 200-mhz, 12-输出 零
延迟 布菲
CY29773
柏树 半导体 公司
198 champion court San Jose
,
ca 95134-1709 408-943-2600
文件 #: 38-07573 rev. *a 修订 october 27, 2005
特点
6 ps 典型 期间 抖动
输出 频率 范围: 8.33 mhz 至 200 mhz
输入 频率 范围: 6.25 mhz 至 125 mhz
2.5v 或 3.3v 操作
12 时钟 产出: 驱动器 向上 至 24 时钟 线条
一个 反馈 输出
三个 参考 时钟 输入: lvpecl 或 lvcmos
锁相 回路 (pll) 旁路 模式
传播 aware™
输出 启用/禁用
引脚兼容 与 mpc9773 和 mpc973
工业 温度 范围: –40°c 至 +85°c
52-管脚 1.0-mm tqfp 包装
描述
这 cy29773 是 一个 低电压 高性能 200-mhz
pll-基于 零 延迟 缓冲区 设计 用于 高速 时钟
分布 应用程序.
这 cy29773 特点 一个 lvpecl 和 两个 lvcmos
参考 时钟 输入 和 提供 12 产出 分区 入点
三个 银行 的 四 产出 每个. 每个 银行 划分 这 vco
输出 按 选择(一个:c) 设置 (请参见
2. 功能 表
(配置 控件)
). 这些 分隔器 允许 输出到输入
比率 的 8:1, 6:1, 5:1, 4:1, 3:1, 8:3, 5:2, 2:1, 5:3,3:2, 4:3, 5:4,
1:1, 和 5:6. 每个 lvcmos-兼容 输出 可以 驱动器 50
系列- 或 平行-已终止 变速器 线条. 用于
系列-终止 变速器 线条, 每个 输出 可以 驱动器
一个 或 两个 痕迹, 给予 这 开发人员冰 一个 有效 扇出 的 1:24.
这 pll 是 确保 稳定, 给定 那 这 vco 是 已配置
至 运行 之间 200 mhz 至 500 mhz. 这个 允许 一个 宽 范围
的 输出 频率, 从 8 mhz 至 200 mhz. 用于 正常
操作, 这 外部 feedback 输入 fb_入点 是 已连接 至
这 反馈 输出 fb_出点. 这 内部 vco 是 正在运行 在
倍数 的 这 输入 参考 时钟 设置 由 这 反馈
分隔器 (请参见
1. 频率 表).
当 pll_en 是 低, pll 是 旁路 和 这 参考
时钟 直接 饲料 这 输出 分隔器. 这个 模式 是 完全 静态
和 这 最小值 输入 时钟 频率 规格 是否 不
应用.
块 图表
管脚 配置
AVSS
mr#/oe
SCLK
SDA助教
fb_sel2
pll_en
参考_选择
tclk_选择
TCLK0
TCLK1
PECL _ cl k
pecl_clk#
AVDD
fb_sel1
同步
vss
QC0
VDDQC
QC1
SELC0
SELC1
QC2
VDDQC
QC3
vss
inv_clk
SELB1
SELB0
SELA1
SELA0
QA3
VDDQA
QA2
vss
QA1
VDDQA
QA0
vss
vco_选择
vss
QB0
v DDQB
QB1
vss
QB2
v DDQB
QB3
fb_入点
vss
fb_出点
VDD
fb_sel0
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
14 15 16 17 18 19 20 21 22 23 24 25 26
52 51 50 49 48 47 46 45 44 43 42 41 40
cY29773
参考_选择
0
1
0
1
相位
检测器
VCO
LPF
同步
Frz
d
q
QA0
同步
Frz
d
q
同步
Frz
d
q
同步
Frz
d
q
同步
Frz
d
q
同步
Frz
d
q
0
1
/2
通电
重置
输出 禁用
电路
数据 发电机
/4, /6, /8, /12
/4, /6, /8, /10
/2, /4, /6, /8
/4, /6, /8, /10
同步 脉冲
pecl_clk
pecl_clk#
TCLK0
TCLK1
tclk_选择
fb_入点
fb_sel2
mr#/oe
sela(0,1)
2
selb(0,1)
2
selc(0,1)
2
fb_选择(0,1)
2
SCLK
SDATA
inv_clk
QA1
QA2
QA3
QB0
QB1
QB2
QB3
QC0
QC1
QC2
QC3
fb_出点
同步
12
vco_选择
pll_en
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