3.3v 125-mhz 8-输出 零 延迟 布菲右
CY29653
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07477 rev. *c 修订 april 13, 2004
特点
• 输出 频率 范围: 25 mhz 至 125 mhz
• 输入 频率 范围 (
÷
4): 35 mhz 至 125 mhz
• 输入 频率 范围 (
÷
8): 25 mhz 至 62.5 mhz
• 30 ps 典型 峰值 循环到循环 抖动
• 30 ps 典型 出点-至-输出 偏斜
• 3.3v 操作
• 八 时钟 产出: 驱动器 向上 至 16 时钟 线条
• 一个 反馈 输出
• lvpecl 参考 时钟 输入
• 锁相 回路 (pll) 旁路 模式
• 传播 aware™
• 输出 启用/禁用
• 引脚兼容 与 mpc9653 和 mpc953
• 工业 温度 范围: –40°c 至 +85°c
• 32-管脚 1.0-mm tqfp 包装
描述
这 cy29653 是 一个 低电压 高性能 125-mhz
pll-基于 零 延迟 缓冲区 设计 用于 高速 时钟
分布 应用程序. t他 cy29653 壮举操作系统 一个 lvpecl
参考 时钟 输入 和 提供 八 产出 加号 一个
反馈 输出. vco 输出 divides 由 四 或 八 按
vco_选择 设置 (请参见 这
功能 表).
每个
lvcmos-兼容 输出 可以 驱动器 50
Ω
系列- 或
平行-已终止 变速器 线条. 用于 系列-终止
变速器 线条, 每个 输出可以 驱动器 一个 或 两个 痕迹
给予 这 设备 一个 有效 扇出 的 1:16.
这 pll 是 确保 稳定 给定 那 这 vco 是 已配置 至
运行 之间 140 mhz 至 500 mhz. 这个 允许 一个 宽 范围
的 输出 频率 从 25 mhz 至 125 mhz. 用于 正常
操作, 这 外部 反馈输入, fb_入点, 是 已连接 至
这 反馈 输出, fb_出点. 这 内部 vco 是 正在运行 在
倍数 的 这 输入 参考 时钟 设置 由 这 反馈
分隔器 (请参见 这
频率 表).
当 pll_en 是 低, pll 是 旁路 和 这 参考
时钟 直接 饲料 这 输出 分隔器. 这个 模式 是 完全 静态
和 这 最小值 输入 时钟 频率 规格 是否 不
应用. 当 bypass# 是 设置 低, pll 和 输出 分隔器
是 旁路 结果 入点 一个 1:9 lvpecl 至 lvcmos 高
业绩 扇出 缓冲区. 用于 正常 pll 操作 两者都有
pll_en 和 bypass# 是 设置 高.
块 图表
管脚 配置
相位
detect或
LPF
VCO
200-500mhz
÷
4
÷
2
pecl_clk
pecl_clk#
fb_入点
vco_选择
BYPASS#
mr/OE#
pll_en
fb_出点
q(0:6)
Q7
CY29653
vco_选择
BYPASS#
pll_en
vss
fb_出点
VDD
Q0
vss
pecl_clk#
mr/oe#
VDDQ
Q7
vss
Q6
VDDQ
Q5
Q1
VDDQ
Q2
vss
Q3
VDDQ
Q4
vss
AVDD
fb_入点
nc
nc
nc
nc
AVSS
pecl_clk
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
9
10
11
12
13
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15
16
32
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