差速器 时钟 缓冲区/驾驶员 ddr400-
和 ddr333-符合
CY28352
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07371 rev. *c 修订 sept. 02, 2004
特点
• 支架 333-mhz 和 400-mhz ddr sdram
• 60- – 200-mhz 操作 频率
• 锁相 回路 (pll) 时钟 分布 用于 双
数据 费率 同步 dram 应用程序
• 分发 一个 时钟 输入 至 六个 差速器 产出
• 外部 反馈 管脚 fbin 是 已使用 至 同步
输出 至 时钟 输入
• 符合 至 ddr我 规格
•spread 意识到
™
用于 电磁干扰 (emi)
减少
• 28-管脚 ssop 包装
描述
这个 pll 时钟 缓冲区 是 设计 用于 2.5-v
dd
和 2.5-av
dd
操作 和 差速器 输出 级别.
这个 设备 是 一个 零 延迟 buffer 那 分发 一个 时钟 输入
clkin 至 六个 差速器 对s 的 时钟 产出 (clkt[0:5],
clkc[0:5]) 和 一个 反馈 时钟 输出 fbout. 这 时钟
产出 是 受控 由 这 输入 时钟 clkin 和 这
反馈 时钟 fbin.
这 双线 串行 总线 可以 设置 每个 输出 时钟 对
(clkt[0:5], clkc[0:5]) 至这 嗨-z 州. 当 av
dd
是
接地, 这 pll 是 翻转 关 和 旁路 用于 测试一下
目的.
这 pll 入点 这个 设备 用途 这 输入 时钟 clkin 和 这
反馈 时钟 fbin 至 提供 高-业绩, 低-偏斜,
low–jitter 输出 di不同的 时钟.
块 图表
管脚 配置
28 管脚 ssop
1
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21
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18
17
16
15
地
CLKT5
nc
FBOUT
CLKT3
CLKC3
地
nc
FBIN
CLKC5
CLKC4
CLKT4
VDD
SDATA
CLKC0
VDD
CLKIN
AVDD
VDD
CLKT2
CLKC2
AGND
nc
CLKT0
CLKT1
CLKC1
地
SCLK
CY28352
seri铝
接口
逻辑
SDATA
SCLK
CLKT0
FBOUT
CLKC0
CLKT1
CLKC1
CLKT2
CLKC2
CLKC3
CLKT3
CLKC4
CLKT4
CLKC5
CLKT5
PLL
FBIN
CLKIN
AVDD
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