3.3v 零 延迟 布菲右
CY23S08
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07265 rev. *f 修订 8月 10, 2005
特点
• 零 输入-输出 传播 延迟, 可调 由
电容式 荷载 开启 fbk 输入
• 多个 配置, 请参见
表 2
• 多个 低偏斜 产出
— 45ps 典型 输出t-输出 偏斜(–1)
— 两个 银行 的 四 产出, 三个-stateable 由 两个
选择 输入
• 10-mhz 至 133-mhz 操作 范围
• 65ps 典型 循环-循环 抖动 (–1, –1h)
• 高级 0.65
µ
cmos 技术
• 节省空间 16-管脚 150-密耳 soic/tssop 软件包
• 3.3v 操作
•spread 意识到
™
功能 描述
这 cy23s08 是 一个 3.3v 零 延迟 缓冲区 设计 至
分发 高速 时钟 入点 pc, workstation, datacom,
电信, 和 其他 高性能 应用程序.
这 零件 有 一个 片上 pll 哪个 锁 至 一个 输入 时钟
已提交 开启 这 参考 管脚. 这pll 反馈 是 必填项 至 是
驱动 进入 这 fbk 管脚, 和 可以 是 获得 从 一个 的 这
产出. 这 输入-输出 公共关系opagation 延迟 是 保证
至 是 较少 比 350 ps, 和 输出到输出 偏斜 是
保证 至 是 较少 比 250 ps.
这 cy23s08 有 两个 银行 的 f我们的 产出 每个, 哪个 可以
是 受控 由 这 选择 输入 作为 显示 入点
助教ble? 1
. 如果 全部
输出 时钟 是 不 必填项,银行 b 可以 是 三个-声明.
这 选择 输入 也 允许 这 输入 时钟 至 是 直接
已应用 至 这 输出 用于 芯片 和 系统 测试 目的.
这 cy23s08 pll 进入 一个 掉电 州 当 那里 是
否 上升 边缘 开启 这 参考 输入. 入点 这个 模式, 全部 产出 是
三态 和 这 pll 是 翻转 关, 结果 入点 较少 比
50
µ
一个 的 电流 绘制. 这 pll 关闭 向下 入点 两个 附加
案例 作为 显示 入点
表 1
.
多个 cy23s08 设备 可以 接受 这 相同 输入 时钟
和 分发 它 入点 一个 系统. 入点 这个 案例, 这 偏斜 之间
这 产出 的 两个 设备 是 保证 至 是 较少 比
700 ps.
这 cy23s08 是 可用 入点 五个 不同的 配置, 作为
显示 入点
助教ble? 2
. 这 cy23s08–1 是 这 底座 零件, 在哪里 这
输出 频率 相等 这 参考伦塞 如果 那里是 否 计数器 入点
这 反馈 路径. 这 cy23s08–1h 是 这 高驱动 版本
的 这 –1, 和 上升 和 坠落 次 开启 这个 设备 是 很多 更快.
这 cy23s08–2 允许 这 用户 至 获取 2x 和 1x
频率 开启 每个 输出 银行. 这 精确 配置 和
输出 频率 取决于 开启 哪个 输出 驱动器 这
反馈 管脚. 这 cy23s08–2h 是 这 高驱动 版本 的
这 –2, 和 上升 和 坠落 次 开启 这个 设备 是 很多 更快.
这 cy23s08–3 允许 这 用户 至 获取 4x 和 2x
频率 开启 这 产出.
这 cy23s08–4 启用 这 用户 至 获取 2x 时钟 开启 全部
产出. 因此, 这 零件 是 极其 多才多艺, 和 可以 是 已使用
入点 一个 品种 的 应用程序.
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FBK
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CLKA3
v
dd
地
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块 图表
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参考
CLKA1
CLKA2
v
dd
地
CLKB1
CLKB2
S2
SOIC
顶部 查看
管脚 配置
参考
CLKA1
CLKA2
CLKA3
CLKA4
FBK
PLL
mux
选择 输入
解码
S2
S1
CLKB1
CLKB2
CLKB3
CLKB4
/2
额外的 分隔器 (–2, –2h, –3)
/2
额外的 分隔器 (–3, –4)
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