2.5v 或 3.3v, 10-220 mhz, 低 jitter, 9-output
零 延迟 布菲
右
CY23EP09
柏树 半导体 公司
• 198 champion court • San Jose
,
ca 95134-1709 • 408-943-2600
文件 #: 38-07760 rev. *b 修订 october 5, 2005
特点
• 10 mhz 至 220 mhz 最大值 操作 范围
• 零 输入-输出 传播 延迟, 可调 由
正在加载 开启 clkout 管脚
• 多个 低偏斜 产出
— 45 ps 典型 输出-输出 偏斜
— 一个 输入 驱动器 九 产出, 分组 作为 4 + 4 + 1
• 25 ps 典型 循环到循环 抖动
• 15 ps 典型 期间 抖动
• 标准 和 高 驱动器 强度 选项
• 可用 入点 节省空间 16-管脚 150-密耳 soic 或
4.4-mm tssop 软件包
• 3.3v 或 2.5v 操作
• 工业 温度 可用
功能 描述
这 cy23ep09 是 一个 2.5v 或 3.3v 零 延迟 缓冲区 设计
至 分发 高速 时钟 和 是 可用 入点 一个 16-管脚
soic 或 tssop 包装. 这 -1h 版本 操作 向上 至 220
(200) mhz 频率 在 3.3v (2.5v), 和 有 较高 驱动器
比 这 -1 设备. 全部 零件 有 片上 plls 那 锁 至 一个
输入 时钟 开启 这 参考 管脚. 这 pll 反馈 是 片上 和
是 获得 从 这 clkout 衬垫.
那里 是 两个 银行 的 四 产出 每个, 哪个 可以 是
受控 由 这 选择 输入 作为 显示 入点 这 “select 输入
decoding” 表 开启 第页 2. 如果 全部 输出 时钟是 不 必填项,
bankb 可以 是 三个-声明. 这 选择 输入 也 允许 这
输入 时钟 至 是 直接 已应用 至 这 产出 用于 芯片 和
系统 测试 目的.
这 pll 进入 一个 掉电 模式 当 那里 是 否 上升
边缘 开启 这 参考 输入 (较少 比 ~2 mhz). 入点 这个 州, 这
产出 是 三态 和 这 pll 是 翻转 关, 结果 入点
较少 比 25
µ
一个 的 电流 绘制.
入点 这 特殊 案例 当 s2:s1 是 1:0, 这 pll 是 旁路
和 参考 是 输出 从 直流 至 这 最大值 允许
频率. 这 零件 行为 喜欢 一个 非零 延迟 缓冲区 入点 这个
模式, 和 这 产出 是 不 三-声明.
这 cy23ep09 是 可用 入点 不同的 配置, 作为
显示 入点 这 订购 信息 表. 这 cy23ep09-1 是
这 底座 零件. 这 cy23ep09-1h 是 这 高驱动 版本 的
这 -1, 和 其 上升 和 坠落 次 是 很多 更快 比 这 -1.
这些 零件 是 不 预期 fo右 5v 输入-宽容 应用程序
块 图表
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参考
CLKA1
CLKA2
v
dd
地
CLKB1
CLKB2
S2
CLKOUT
CLKA4
CLKA3
v
dd
地
CLKB4
CLKB3
S1
至pv我e?w
管脚 配置
PLL
mux
选择 输入
参考
S2
S1
CLKA1
CLKA2
CLKA3
CLKA4
CLKB1
CLKB2
CLKB3
CLKB4
解码
CLKOUT
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