MC100ES6039
rev 2, 06/2005
freescale 半导体
技术的 数据
© freescale 半导体, inc., 2005. 所有 权利 保留.
3.3 v ecl/pecl/hstl/lvds
÷
2/4,
÷
4/6 时钟 一代 碎片
这 mc100es6039 是 一个 低 skew
÷
2/4,
÷
4/6 时钟 一代 碎片 设计
explicitly 为 低 skew 时钟 一代 产品. 这 内部的 dividers 是
同步的 至 各自 其它, 因此, 这 一般 输出 edges 是 所有 precisely
排整齐. 这 设备 能 是 驱动 用 也 一个 差别的 或者 单独的-结束 ecl 或者,
如果 积极的 电源 供应 是 使用, lvpecl 输入 信号. 在 增加, 用 使用
这 v
BB
输出, 一个 sinusoidal 源 能 是 交流 结合 在 这 设备.
这 一般 使能 (en
) 是 同步的 所以 那 这 内部的 dividers 将 仅有的
是 使能/无能 当 这 内部的 时钟 是 already 在 这 低 状态. 这个
避免 任何 chance 的 generating 一个 runt 时钟 脉冲波 在 这 内部的 时钟 当 这
设备 是 使能/无能 作 能 发生 和 一个 异步的 控制. 这
内部的 使能 flip-flop 是 clocked 在 这 下落 边缘 的 这 输入 时钟, 因此,
所有 有关联的 规格 限制 是 关联 至 这 负的 边缘 的 这 时钟
输入.
在之上 startup, 这 内部的 flip-flops 将 attain 一个 随机的 状态; 因此, 为
系统 这个 utilize 多样的 es6039s, 这 主控 重置 (mr) 输入 必须 是
asserted 至 确保 同步. 为 系统 这个 仅有的 使用 一个 es6039,
这 mr 管脚 需要 不 是 exercised 作 这 内部的 分隔物 设计 确保
同步 在 这
÷
2/4 和 这
÷
4/6 输出 的 一个 单独的 设备. 所有 v
CC
和 v
EE
管脚 必须 是 externally 连接 至 电源 供应 至 保证 恰当的
运作.
这 100es 序列 包含 温度 补偿.
特性
• 最大 频率 >1.0 ghz 典型
• 50 ps 输出-至-输出 skew
• pecl 模式 运行 范围: v
CC
= 3.135 v 至 3.8 v 和 v
EE
= 0 v
• ecl 模式 运行 范围: v
CC
= 0 v 和 v
EE
= –3.135 v 至 –3.8 v
• 打开 输入 default 状态
• 同步的 使能/使不能运转
• 主控 重置 为 同步 的 多样的 碎片
•V
BB
输出
• lvds 和 hstl 输入 兼容
• 20-含铅的 铅-自由 包装 有
MC100ES6039
订货 信息
设备 包装
MC100ES6039DW 所以-20
MC100ES6039DWR2 所以-20
MC100ES6039EG 所以-20 (铅-自由)
MC100ES6039EGR2 所以-20 (铅-自由)
dw 后缀
20-含铅的 soic 包装
情况 751d-07
eg 后缀
20-含铅的 tssop 包装
铅-自由 包装
情况 751d-07
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