8344BYI
www.icst.com/产品/hiperclocks.html
rev. 一个 8月 9, 2001
1
ICS8344I
L
OW
S
KEW
, 1-
至
-24
D
IFFERENTIAL
-
至
-lvcmos f
ANOUT
B
UFFER
G
ENERAL
D
ESCRIPTION
这 ics8344i 是 一个 低 电压, 低 skew 输出
缓存区 和 一个 成员 的 这
HiPerClockS™
家族 的 高 效能 时钟 解决方案 从
ics. 这 ics8344i 有 二 可选择的 时钟 在-
puts. 这 clk0, nclk0 和 clk1, nclk1 pairs
能 接受 大多数 标准 差别的 输入 水平. 这
ics8344i 是 设计 至 translate 任何 差别的 信号 lev-
els 至 lvcmos 水平. 这 低 阻抗 lvcmos 输出
是 设计 至 驱动 50
Ω
序列 或者 并行的 terminated trans-
使命 线条. 这 有效的 输出 能 是 增加 至 48 用
utilizing 这 能力 的 这 输出 至 驱动 二 序列 termi-
nated 线条. redundant 时钟 产品 能 制造 使用 的
这 双 时钟 输入. 这 双 时钟 输入 也 facilitate 板
水平的 测试. ics8344i 是 典型 在 全部 3.3v, 全部 2.5v
和 mixed 3.3v 输入 和 2.5v 输出 运行 供应 模式.
有保证的 输出 和 部分-至-部分 skew 特性
制造 这 ics8344i 完美的 为 那些 时钟 分发 applica-
tions 要求 好 定义 效能 和 repeatability.
F
EATURES
•
24 lvcmos 输出, 7
Ω
典型 输出 阻抗
•
2 可选择的 差别的 时钟 输入 pairs 为 redundant 时钟
产品
•
clkx, nclkx 一双 能 接受 这 下列的 差别的 输入
水平: lvds, lvpecl, lvhstl, sstl, hcsl
•
最大 输出 频率 向上 至 100mhz
•
translates 任何 单独的-结束 输入 信号 至 lvcmos 和
电阻 偏差 在 nclk 输入
•
多样的 输出 使能 管脚 为 disabling unused 输出 在
减少 输出 产品
•
输出 skew: 275ps (最大)
•
部分-至-部分 skew: 600ps (最大)
•
bank skew: 150ps (最大)
•
3.3v, 2.5v 或者 mixed 3.3v, 2.5v 运行 供应 模式
•
-40°c 至 85°c 包围的 运行 温度
B
锁
D
IAGRAM
P
在
一个
SSIGNMENT
48 47 46 45 44 43 42 41 40 39 38 37
13 14 15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
31
30
29
28
27
26
25
Q16
Q17
V
DDO
地
Q18
Q19
Q20
Q21
V
DDO
地
Q22
Q23
Q7
Q6
V
DDO
地
Q5
Q4
Q3
Q2
V
DDO
地
Q1
Q0
OE1
OE2
OE3
CLK0
nCLK0
V
DD
地
CLK1
nCLK1
V
DD
地
clk_sel
Q8
Q9
V
DDO
地
Q10
Q11
Q12
Q13
V
DDO
地
Q14
Q15
CLK0
nCLK0
OE1
OE2
OE3
q0 - q7
q8 - q15
q16 - q23
clk_sel
CLK1
nCLK1
48-含铅的 lqfp
7mm x 7mm x 1.4mm 包装 身体
y 包装
顶 视图
ICS8344I
HiPerClockS
™
,&放大;6
0
1
: 点此下载
