8705BY
www.icst.com/产品/hiperclocks.html
rev. g 六月 16, 2004
1
整体的
电路
系统, 公司
ICS8705
Z
ERO
D
ELAY
, d
IFFERENTIAL
-
至
-lvcmos/LVTTL
C
锁
G
ENERATOR
G
ENERAL
D
ESCRIPTION
这 ics8705 是 一个 高级地 多功能的 1:8 differen-
tial-至-lvcmos/lvttl 时钟 发生器 和 一个
成员 的 这
hiperclocks™ 家族 的 高 每-
formance 时钟 解决方案 从 ics. 这 ics8705
有 二 可选择的 时钟 输入. 这 clk1,
nclk1 一双 能 接受 大多数 标准 差别的 输入 lev-
els. 这 单独的 结束 clk0 输入 accepts lvcmos 或者 lvttl
输入 水平.这 ics8705 有 一个 全部地 整体的 pll 和 能
是 配置 作 零 延迟 缓存区, 乘法器 或者 分隔物 和
有 一个 输入 和 输出 频率 范围 的 15.625mhz 至
250mhz. 这 涉及 分隔物, 反馈 分隔物 和 输出
分隔物 是 各自 可编程序的, 因此 准许 为 这 fol-
lowing 输出-至-输入 频率 ratios: 8:1, 4:1, 2:1, 1:1, 1:2,
1:4, 1:8. 这 外部 反馈 准许 这 设备 至 达到
“zero delay” 在 这 输入 时钟 和 这 输出 clocks.
这 pll_sel 管脚 能 是 使用 至 绕过 这 pll 为 系统
测试 和 debug 目的. 在 绕过 模式, 这 涉及 时钟
是 routed 周围 这 pll 和 在 这 内部的 输出 dividers.
F
EATURES
• 8 lvcmos/lvttl 输出, 7
Ω
典型 输出 阻抗
• 可选择的 clk1, nclk1 或者 lvcmos/lvttl 时钟 输入
• clk1, nclk1 一双 能 接受 这 下列的 差别的
输入 水平: lvpecl, lvds, lvhstl, hcsl, sstl
• clk0 输入 accepts lvcmos 或者 lvttl 输入 水平
• 输出 频率 范围: 15.625mhz 至 250mhz
• 输入 频率 范围: 15.625mhz 至 250mhz
• vco 范围: 250mhz 至 500mhz
• 外部 反馈 为 “zero delay” 时钟 regeneration
和 configurable 发生率
• 可编程序的 dividers 准许 为 这 下列的 输出-至-输入
频率 ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8
• 全部地 整体的 pll
• 循环-至-循环 jitter: 45ps (最大)
• 输出 skew: clk0, 65ps (最大)
clk1, nclk1, 55ps (最大)
• 静态的 阶段 补偿: 25 ±125ps (最大), clk0
• 全部 3.3v 或者 2.5v 运行 供应
• 含铅的-自由 包装 有
• 工业的 温度 信息 有 在之上 要求
HiPerClockS™
ICS
B
锁
D
IAGRAM
P
在
一个
SSIGNMENT
32 31 30 29 28 27 26 25
9 10 11 12 13 14 15 16
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
32-含铅的 lqfp
7mm x 7mm x 1.4 mm
y 包装
至pView
V
DDO
Q5
地
Q4
V
DDO
Q3
地
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SEL0
SEL1
CLK0
nc
CLK1
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MR
V
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地
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V
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地
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V
DDO
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V
DDA
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V
DD
ICS8705
pll_sel
CLK0
CLK1
nCLK1
clk_sel
fb_在
SEL0
SEL1
SEL2
SEL3
MR
0
1
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
PLL
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
÷2, ÷4, ÷8, ÷16,
÷32
,
÷64, ÷128
0
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