初步
pentium®/二, k6, 6x86 100-mhz 时钟 合成器/驾驶员 用于
台式机 pcs 与 ali 或 通过 chipsets, agp 和 3 dimms
CY2283
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
october 12
,1998
特点
• 混合 2.5v 和 3.3v 操作
• 完成 时钟 解决方案 用于 pentium® /二, cyrix 6x86,
和 amd k6 处理器-基于 motherboards
— 四 cpu 时钟 在 2.5v 或 3.3v
— 十二 3.3v sdram 时钟
[1]
— 五个 同步 pci 时钟, 一个 自由运行
— 一个 3.3v 48 mhz usb 时钟
— 一个 3.3v 参考. 时钟 在 14.318 mhz
— 两个 agp 时钟 在 3.3v
• 支持 用于 ali (-1 选项) 和 通过 (-2 选项)
•I
2
c™ 串行 配置 接口
• 已满 emi 控制 与 工厂-非易失存储器 可编程
输出 驱动器 和 回转 费率
• 工厂-非易失存储器 可编程 cpu 时钟 频率
用于 自定义 配置
• 电源-向下, cpu 停止, 和 pci 停止 针脚
• 可用 入点 节省空间 48-管脚 ssop 包装
功能 描述
这 cy2283 是 一个 时钟 合成器/驾驶员 用于 pentium, cyrix,
或 amd 处理器-基于 pcs 使用 这 ali aladdin v (-1 op-
操作) 或 通过 mvp3 (-2 选项) 芯片组.
这 cy2283 产出 四 cpu 时钟 在 2.5v 或 3.3v. 那里
是 五个 pci 时钟, 正在运行 在 30 或 33.3 mhz. 一个 的 这 pci
时钟 是 免费-正在运行. 另外, 这 零件 产出 十二
3.3v sdram 时钟
[1]
, 一个 3.3v usb 时钟 在 48 mhz, 和
一个 3.3v 参考 时钟 在 14.318 mhz. 最后, 这 零件 out-
看跌期权 两个 agp 时钟 正在运行 在 66.66 mhz 或 60 mhz.
这 cy2283 有 这 灵活性 至 工作 作为 要么 一个 单芯片 或
作为 零件 的 一个 双芯片 时钟 解决方案. 入点 100-mhz 板 de-
标志 基于 开启 这 ali aladdin v 芯片组, 它 是 推荐
那 这 cy2283 是 已使用 与 一个 外部 sdram 缓冲区 所以-
溶液 这样的 作为 这 cy2318nz 或 cy2314nz. 入点 这个 配置-
操作 这 sdram 产出 开启 这 cy2283 必须 是 要么 翻转
关 使用 我
2
c 或 左 浮动. 这 cy231xnz 家庭 提供 这
sdram 产出 入点 地点 的 这 cy2283 和 可以 是 已放置 入点
关闭 接近 至 这 sdram 模块.
这 cy2283 拥有 电源-向下, cpu 停止, 和 pci 停止
针脚 用于 电源 管理 控制. 这些 输入 是 多-
复合 与 sdram 时钟 产出, 和 是 已选择 当 这
模式 管脚 是 驱动 低. 另外, 这 信号 是 同步-
nized 开启-芯片, 和 确保 无故障 过渡 开启 这 出点-
看跌期权. 当 这 cpu_停止
输入 是 已断言, 这 cpu 时钟
产出 是 驱动 低. 当 这 pci_停止
输入 是 断言-
ed, 这 pci 时钟 产出 (除了 这 自由运行 pci 时钟)
是 驱动 低. 当 这 pwr_dwn
管脚 是 已断言, 这
参考 振荡器 和 plls 是 关闭 向下, 和 全部 产出
是 驱动 低.
这 cy2283 产出 是 设计 用于 低 emi 排放量.
受控 上升 和 坠落 次, 独一无二 输出 驾驶员 电路 和
工厂-非易失存储器 可编程 输出 驱动器 和 回转率 en-
能 最优 配置 用于 emi 控制.
cy2283 选择器 指南
备注:
1. sdram 时钟 可用 向上 至 83.3mhz. 入点 100-mhz 设计 基于 开启 这
ali v 芯片组, 一个 外部 cy231xnz 缓冲区 应该 是 已使用.
2. 一个 自由运行 pci 时钟
时钟 产出 -1 (ali v) -2 (通过 mvp3)
cpu (66.6, 75, 83.3, 100mhz) 4 4
SDRAM 12
[1]
12
pci (30, 33.3 mhz) 5
[2]
5
[2]
usb (48mhz) 1 1
agp (66.6, 60mhz) 2 2
参考. (14.318 mhz) 1 1
cpu-pci 延迟 2.5
−
5.5 ns 2.5
−
5.5 ns
agp 时钟 入点 相位
与 pci
入点 相位
与 cpu
管脚 配置 (48 ssop)
逻辑 块 图表
非易失存储器
XTALOUT
XTALIN
14.318
MHz
osc.
sdram [0-4],[8-11]
SEL0
sdram7/pci_停止
CPU
PLL
模式
SCLK
SDATA
ref0 (14.318 mhz)
cpuclk [0-3]
v
DDCPU
sdram6/cpu_停止
pci [0-3]
pciclk_f
停止
停止
逻辑
逻辑
sdram5/pwr_dwn
SEL1
USBCLK
系统 pll
1
2
3
4
5
6
7
8
9
10
11
12
33
32
31
30
29
25
26
27
28
36
35
av
dd
34
13
14
15
16
17
18
19
20
21
22
23
24
45
44
43
42
41
37
38
39
40
48
47
46
cy2283-1,-2
REF0
v
ss
XTALIN
XTALOUT
pciclk_f
v
DDQ3
PCICLK0
PCICLK1
v
ss
PCICLK2
PCICLK3
AGP0
AGP1
v
DDQ3
SDRAM11
SDRAM10
v
DDQ3
SDRAM9
SDRAM8
v
ss
SDATA
SCLK
v
DDQ3
USBCLK
SEL1
v
ss
CPUCLK0
CPUCLK1
v
DDCPU
CPUCLK2
CPUCLK3
v
ss
SDRAM0
SDRAM1
v
DDQ3
SDRAM2
SDRAM3
v
ss
sdram5/pwr_dwn
sdram6/cpu_停止
sdram7/pci_停止
v
ss
SEL0
模式
v
DDQ3
SDRAM4
v
ss
AGP
接口
控制
逻辑
串行
延迟 (-1 选项)
/2
延迟 (-2 选项)
/1, /1.25, /1.5
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