综合
电路
系统, 公司
ICS93732
0578h—02/19/04
块 图表
低 成本 ddr 相位 锁 回路 零 延迟 缓冲区
管脚 配置
推荐 应用程序:
ddr 零 延迟 时钟 缓冲区
产品 描述/特点:
• 低 偏斜, 低 抖动 pll 时钟 驾驶员
• 最大值 频率 支持 = 266mhz (ddr 533)
•I
2
c 用于 功能 和 输出 控制
• 反馈 针脚 用于 输入 至 输出 同步
• 传播 光谱 宽容 输入
• 3.3v 宽容 clk_智力 输入
开关 特性:
• 循环 - 循环 抖动 (66mhz): &指示灯;120ps
• 循环 - 循环 抖动 (>100mhz): &指示灯;65ps
• 循环 - 循环 抖动 (>200mhz): &指示灯;75ps
• 输出 - 输出 偏斜: &指示灯;100ps
• 职责 循环: 49.5% - 50.5%
功能
stupn是TUPTUO
etatSLLP
DDV在ni_klctKL抄送KLcttuo_高炉
v5.2
)mon(
LLHL no
v5.2
)mon(
HHLH no
fb_intfb_智力
clk_intclk_智力
SCLKSCLK
SDSDAATTAA
ControlControl
LogicLogic
fb_outtfb_outt
DDRC0DDRC0
PLLPLL
DDRT0DDRT0
DDRC1DDRC1
DDRT1DDRT1
DDRC2DDRC2
DDRT2DDRT2
DDRC3DDRC3
DDRT3DDRT3
DDRC4DDRC4
DDRT4DDRT4
DDRC5DDRC5
DDRT5DDRT5
DDRC0 1 28 地
DDRT0 2 27 DDRC5
vdd 3 26 DDRT5
DDRT1 4 25 DDRC4
DDRC1 5 24 DDRT4
地 6 23 VDD
SCLK 7 22 SDATA
clk_智力 8 21 n/c
n/c 9 20 fb_智力
VDDA 10 19 fb_出点
地 11 18 n/c
vdd 12 17 DDRT3
DDRT2 13 16 DDRC3
DDRC2 14 15 地
ICS93732
28-管脚 209mil ssop
28-管脚 173mil tssop
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