GAL6001
高 业绩 e?
2
CMOS
FPLA
通用 阵列 logic™
1
描述
使用 一个 高 业绩 e?
2
cmos 技术, lattice
半导体 有 生产 一个 下一代 可编程
逻辑 设备, 这 gal6001. 拥有 一个 fpla 体系结构, 已知
用于 其 上级 灵活性 入点 状态机 设计, 这 gal6001
优惠 一个 高 学位 的 功能 集成 和 灵活性 入点 一个 24-
管脚, 300-密耳 包装.
这 gal6001 有 10 可编程 输出 逻辑 宏单元
(olmc) 和 8 可编程 埋 逻辑 宏单元 (blmc). 入点
加法, 那里 是 10 输入 逻辑 宏单元 (ilmc) 和 10
我/o 逻辑 宏单元 (iolmc). 两个 时钟 输入 是 提供 用于
独立 控制 的 这 输入 和 输出 宏单元.
高级 特点 那 简化 编程 和 减少 测试一下 时间,
耦合 与 e?
2
cmos 可重新编程 细胞, 启用 100% 交流电, 直流,
可编程性, 和 功能 测试 的 每个 gal6001 期间
制造. 作为 一个 结果, lattice 半导体 交付 100% 字段
可编程性 和 功能 的 全部 gal 产品. 入点 加法,
100 擦除/写 循环次数 和 数据 保留 入点 超额 的 20 年 是
指定.
1
12
13
24
我/iclk
我
我
我
我
我
我
我
我
我
我
地
Vcc
我/o/q
我/o/q
我/o/q
我/o/q
我/o/q
我/o/q
我/o/q
我/o/q
OCLK
我/o/q
我/o/q
6
18
228
nc
我/iclk
我
我
我
我
我
我
我
nc
nc
nc
地
我
我
OCLK
我/o/q
我/o/q
我/o/q
我/o/q
我/o/q
我/o/q
我/o/q
Vcc
我/o/q
我
我/o/q
我/o/q
4
5
7
9
11
12 14 16 18
19
21
23
25
26
特点
•
高 业绩 e?
2
CMOS
®
技术
—
30ns 最大值 传播 延迟
—
27mhz 最大值 频率
—
12ns 最大值 时钟 至 输出 延迟
—
ttl 兼容 16ma 产出
—
UltraMOS
®
高级 cmos 技术
•
低 电源 cmos
—
90ma 典型 icc
•
e?
2
细胞 技术
—
可重构 逻辑
—
可重新编程 细胞
—
100% 已测试/100% 收益率
—
高 速度 电气 擦除 (&指示灯;100ms)
—
20 年份 数据 保留
•
史无前例 功能 密度
—
78 x 64 x 36 fpla 体系结构
—
10 输出 逻辑 宏单元
—
8 埋 逻辑 宏单元
—
20 输入 和 我/o 逻辑 宏单元
•
高级别 设计 灵活性
—
异步 或 同步 时钟
—
分开 州 注册 和 输入 时钟 针脚
—
功能 超集 的 现有 24-管脚 pal
®
和 fpla 设备
•
应用程序 包括:
—
Sequencers
—
州 机器 控制
—
多个 pld 设备 集成
GAL6001
顶部 查看
PLCC
倾角
GAL
6001
输出
启用
和
或
d
11
2
输入
时钟
ICLK
14
23
IOLMC
ILMC
OLMC
e?
重置
产出
14 - 23
14
23
0
7
BLMC
d
e?
输出
时钟
OCLK
{
输入
2-11
{
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至 变更 无 通知.
lattice 半导体 corp., 5555 northeast moore ct., hillsboro, oregon 97124, 美国
july 1997
电话. (503) 268-8000; 1-800-lattice; 传真 (503) 268-8556; http://www.latticesemi.com
6001_02
功能 块 图表
宏单元 姓名
ILMC 输入 逻辑 宏单元
IOLMC 我/o 逻辑 宏单元
BLMC 埋 逻辑 宏单元
OLMC 输出 逻辑 宏单元
我
0
- 我
10
输入 我/o/q 双向
ICLK 输入 时钟 v
抄送
电源 (+5)
OCLK 输出 时钟 地 接地
管脚 姓名
管脚 配置
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