HD74CDC2510B
3.3-v 阶段-锁 循环 时钟 驱动器
ade-205-219f (z)
7th. 版本
october 1999
描述
这 hd74cdc2510b 是 一个 高-效能, 低-skew, 低-jitter, 阶段-锁循环 时钟驱动器. 它使用 一个
阶段-锁 循环 (pll) 至 precisely 排整齐, 在 两个都 频率 和 阶段, 这 反馈(fbout) 输出 至 这
时钟 (clk) 输入信号. 它 是 specifically设计 为 使用 和同步的drams. 这
hd74cdc2510b 运作 在 3.3 v v
CC
和 是 设计 至 驱动 向上 至 five 时钟 负载 每 输出.
bank 的 输出 提供 ten 低-skew, 低-jitter copies的这 输入 时钟. 输出 信号 职责 循环 是
调整 至 50 百分比 独立 的 这 职责 循环 在这输入 时钟.bank 的输出能 是 使能 或者
无能 通过 这 控制 (g) 输入. 当 这 g 输入 是 高, 这 输出 转变在 阶段和 频率
和 clk; 当 这 g 输入 是 低, 这 输出 是 无能 至 这 逻辑-低 状态.
不像 许多 产品 containing plls, 这 hd74cdc2510b 做 不 需要 外部 rc网络. 这
循环 过滤 为 这 pll 是 包含 在-碎片, 降低 组件 计数, 板 空间, 和 费用.
因为 它 是 为基础 在 pll电路系统,HD74CDC2510B需要 一个stabilization 时间 至达到 阶段 锁
的 这 反馈 信号 至 这涉及 信号. 这个 stabilization 时间 是必需的,下列的电源 向上 和
应用 的 一个 fixed-频率,fixed-阶段信号 在 clk,作 好 作 下列的 任何改变 至这 pll
涉及 或者 反馈 信号. 这 pll 能 是 绕过 为 测试 目的 用 strapping av
CC
至 地面.
特性
•
满足 “pc sdram 注册 dimm 设计 支持 文档, rev. 1.2”
•
阶段-锁 循环 时钟 分发 为 同步的 dram 产品
•
外部 反馈 (fbin) 管脚 是 使用 至 同步 这 输出 至 这 时钟 输入
•
非 外部 rc 网络 必需的
•
支持 展开 spectrum 时钟 (ssc) synthesizers
便条: 仅有的 用 一个 改变 的 一个 后缀 (一个 至 b) 为 standardization, 那里 isn’t 任何 改变 的 这 product.
: 点此下载
