HY57V651620B
4 银行 x 1m x 16bit 同步 dram
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电路 已描述. 否 专利 许可证 是 默示.
rev. 1.9/apr.01
描述
这 hynix hy57v641620hg 是 一个 67,108,864-有点 cmos 同步 dram, 理想情况下 适合 用于 这 主 记忆 应用程序 哪个
需要 大型 记忆 密度 和 高 带宽. hy57v641620hg 是 有组织的 作为 4banks 的 1,048,576x16.
hy57v641620hg 是 提供 完全 同步 操作 引用 至 一个 正 边缘 的 这 时钟. 全部 输入 和 产出 是 synchro-
nized 与 这 上升 边缘 的 这 时钟 输入. 这 数据 路径 是 内部 流水线 至 实现 很 高 带宽. 全部 输入和 输出
电压 级别 是 兼容 与 lvttl.
可编程 选项 包括 这 长度 的 管道 (阅读 延迟 的 2 或 3), 这 号码 的 连续的 阅读 或 写 循环次数 ini已升级
由 一个 单独 控制 命令 (突发 长度 的 1,2,4,8 或 已满 第页), 和 这 突发 计数 顺序(顺序 或 interleave). 一个 burst 的
阅读 或 写 循环次数 入点 进度 可以 是 已终止 由 一个 突发 终止 命令 或 可以 是 已中断 和 已更换 由 一个 新建 毛刺t
阅读 或 写 命令 开启 任何 循环. (这个 流水线 设计 是 不 受限制 由 一个 `2n` 规则.)
特点
• 单独 3.3
±
0.3v 电源 供应
备注)
• 全部 设备 针脚 是 兼容 与 lvttl 接口
• 电子元件工业联合会 标准 400mil 54pin tsop-二 与 0.8mm
的 管脚 变桨
• 全部 输入 和 产出 引用 至 正 边缘 的
系统 时钟
• 数据 面具 功能 由 udqm 或 ldqm
• 内部 四 银行 操作
• 自动 刷新 和 自我 刷新
• 4096 刷新 循环次数 / 64ms
• 可编程 突发 长度 和 突发 类型
- 1, 2, 4, 8 或 已满 第页 用于 顺序 突发
- 1, 2, 4 或 8 用于 交错 突发
• 可编程cas延迟 ; 2, 3 时钟
订购 信息
备注 : vdd(最小) 的 hy57v651620b(l)tc-55/6/7 是 3.135v
零件 否. 时钟 频率 电源 组织机构 接口 包装
hy57v651620btc-55 183MHz
正常
4banks x 1mbits
x16
LVTTL
400mil 54pin tsop 二
hy57v651620btc-6 166MHz
hy57v651620btc-7 143MHz
hy57v651620btc-75 133MHz
hy57v651620btc-8 125MHz
hy57v651620btc-10p 100MHz
hy57v651620btc-10s 100MHz
hy57v651620btc-10 100MHz
hy57v651620bltc-55 183MHz
低 电源
hy57v651620bltc-6 166MHz
hy57v651620bltc-7 143MHz
hy57v651620bltc-75 133MHz
hy57v651620bltc-8 125MHz
hy57v651620bltc-10p 100MHz
hy57v651620bltc-10s 100MHz
hy57v651620bltc-10 100MHz
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