整体的
电路
系统, 公司
一般 描述 特性
ICS2510C
块 图解
3.3v 阶段-锁 循环 时钟 驱动器
2510 c rev d 06/15/01
管脚 配置
这 ics2510c
是 一个 高 效能, 低 skew, 低 jitter
时钟 驱动器. 它 使用 一个 阶段 锁 循环 (pll) 技术 至
排整齐, 在 两个都 阶段 和 频率, 这 clkin 信号 和
这 clkout 信号. 它 是 specifically 设计 为 使用 和
同步的 sdrams. 这
ICS2510C
运作 在 3.3v vcc
和 驱动 向上 至 ten 时钟 负载.
一个 bank 的 ten 输出 提供 低-skew, 低-jitter copies
的 clkin. 输出 信号 职责 循环 是 调整 至 50
百分比, 独立 的 这 职责 循环 在 clkin. 输出
能 是 使能 或者 无能 通过 控制 (oe) 输入. 当 这
oe 输入 是 高, 这 输出 排整齐 在 阶段 和 频率
和 clkin; 当 这 oe 输入 是 低, 这 输出 是
无能 至 这 逻辑 低 状态.
这
ICS2510C
做 不 需要 外部 rc 过滤
组件. 这 循环 过滤 为 这 pll 是 包含 在-碎片,
降低 组件 计数, 板 空间, 和 费用. 这 测试
模式 shuts 止 这 pll 和 connects 这 输入 直接地 至 这
输出 缓存区. 这个 测试 模式, 这
ICS2510C
能 是 使用 作
低 skew 输出 时钟 缓存区 设备. 这
ICS2510C
comes
在 24 管脚 173mil 薄的 shrink 小-外形 包装 (tssop)
包装.
•
满足 或者 超过 pc133 注册 dimm
specification1.1
•
展开 spectrum 时钟 兼容
•
distributes 一个 时钟 输入 至 一个 bank 的 ten 输出
•
运行 频率 25mhz 至 175mhz
•
外部 反馈 输入 (fbin) 终端 是 使用 至
synchrionize 这 输出 至 这 时钟 输入
•
非 外部 rc 网络 必需的
•
运作 在 3.3v vcc
•
塑料 24-管脚 173mil tssop 包装
FBIN
CLKIN
AVCC
OE
PLL
CLK1
CLK0
FBOUT
CLK2
CLK3
CLK4
CLK5
CLK6
CLK7
CLK8
CLK9
AGND
VCC
CLK0
CLK1
CLK2
地
地
CLK3
CLK4
VCC
OE
FBOUT
CLKIN
AVCC
VCC
CLK9
CLK8
地
地
CLK7
CLK6
CLK5
VCC
FBIN
ICS2510C
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ics reserves 这 正确的 至 制造 改变 在 这 设备 数据 identified 在
这个 发行 没有 更远 注意. ics advises 它的 客户 至
获得 这 最新的 版本 的 所有 设备 数据 至 核实 那 任何
信息 正在 relied 在之上 用 这 客户 是 电流 和 精确.
24 管脚 tssop
4.40 mm. 身体, 0.65 mm. 程度
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