ICS308
mds 308 f
1
修订 090704
整体的 电路 系统
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525 race 街道, san jose, ca 95126
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电话 (408) 297-1201
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www.icst.com
S
ERIAL
P
ROGRAMMABLE
Q
UAD
pll v
ERSA
C
锁
S
YNTHESIZER
描述
这 ics308 是 一个 多功能的 serially 可编程序的, 四方形
pll 时钟 源. 这 ics308 能 发生 任何
频率 从 250 khz 至 200 mhz, 和 向上 至 6
不同的 输出 发生率 同时发生地. 这
输出 能 是 reprogrammed 在 这 fly, 和 将 锁 至
一个 新 频率 在 10 ms 或者 较少. 平整的 transitions
(在 这个 这 时钟 职责 cycle 仍然是 roughly 50%) 是
有保证的 如果 这 输出 分隔物 是 不 changed.
这 设备 包含 一个 pdts
管脚 这个 触发-states 这
输出 clocks 和 powers 向下 这 全部 碎片.
这 ics308 default 为 非-编写程序 开始-向上 是
缓冲 涉及 时钟 输出 在 所有 时钟 输出
管脚.
特性
•
packaged 在 20-管脚 ssop (qsop)
•
运行 电压 的 3.3 v
•
高级地 精确 频率 一代
•
m/n 乘法器 pll: m =1..2048, n = 1..1024
•
serially 可编程序的: 用户 确定 这 输出
频率 通过 一个 3-线 接口
•
排除 需要 为 custom quartz oscillators
•
输入 结晶 频率 的 5 - 27 mhz
•
optional 可编程序的 在-碎片 结晶 电容
•
输出 时钟 发生率 向上 至 200 mhz
•
涉及 时钟 输出
•
电源 向下 触发-状态 模式
•
非常 低 jitter
块 图解
结晶
Oscillator
地
2
3
VDD
PDTS
PLL2
PLL3
分隔
逻辑
和
输出
使能
控制
SCLK
数据
CLK1
CLK9
CLK8
CLK7
CLK6
CLK5
CLK4
CLK3
CLK2
PLL4
PLL1
X2
结晶 或者
时钟 输入
外部 电容 是
必需的 和 一个 结晶 输入.
x1/iclk
STROBE
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