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资料编号:398850
 
资料名称:ICS507-01-DWF
 
文件大小: 49.61K
   
说明
 
介绍:
PECL Clock Synthesizer
 
 


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ics507-01/02
pecl 时钟 synthesizer
mds 507 c
1
修订042600 打印 11/13/00
Integ评估 电路 系统, 公司 • 525 race 街道 • san jose •ca •95126• (408)295-9800tel • www.icst.com
• packaged 作 16 管脚 narrow soic 或者 消逝
• 输入 结晶 频率 的 5 - 27 mhz
• 输入 时钟 频率 的 5 - 52 mhz
• 使用 低-费用 结晶
• 差别的 pecl 输出 时钟 发生率 向上
• 职责 循环 的 49/51
• 3.3 v 或者 5.0 v±10% 运行 供应
• 完美的 为 sonet 产品 和 振荡器
manufacturers
• 先进的, 低 电源 cmos 处理
• 工业的 温度 版本 有
这 ics507-01 和 ics507-02 是 inexpensive
方法 至 发生 一个 低 jitter 155.52 mhz (或者 其它
高 速) 差别的 pecl 时钟 输出 从 一个
低 频率 结晶 输入. 使用 阶段-锁-
循环 (pll) 技巧, 这 设备 使用 一个 标准
基本的 模式 结晶 至 生产 输出
clocks 向上 至 200 mhz.
贮存 在 各自 碎片’s 只读存储器 是 这 能力 至
发生 一个 选择 的 不同的 multiples 的 这
输入 涉及 频率, 包含 一个 精确的
155.52 mhz 时钟 从 一般 crystals. 为
最低 jitter 和 阶段 噪音 在 一个 155.52 mhz
时钟, 一个 19.44 mhz 结晶 和 这 x8 选择
能 是 使用.
描述
特性
块 图解
结晶
或者
时钟
X1
X2
s0:1
输出
缓存区
输出
缓存区
PECL
PECL
62
270
270
62
VDD
RES
VDD
1.1k
2
输出 使能
(两个都 输出
puts)
输出 电阻 值 显示 是 为 unterminated 线条.
谈及 至 man09 为 额外的 信息.
时钟 综合
和 控制
电路系统
时钟
缓存区/
结晶
振荡器
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