Publication#
14051
rev:
k
修正案/
0
问题 日期:
十一月 1998
马赫数 1 和 2 cpld 家庭
高性能 ee cmos 可编程 逻辑
特点
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高性能 可电擦除 cmos pld 家庭
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32 至 128 宏单元
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44 至 100 针脚 入点 成本效益 plcc, pqfp 和 tqfp 软件包
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speedlocking™ – 保证 fixed 计时 向上 至 16 产品 条款
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商业 5/5.5/6/7.5/10/12/15-ns t
pd
和 工业 7.5/10/12/14/18-ns t
pd
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configurable 宏单元
— 可编程 极性
— 已注册 或 组合 产出
— 内部 和 我/o 反馈 路径
— d-类型 或 t-类型 fl
— 输出 启用
— 选择 的 时钟 用于 每个 flip-flop
— 输入 寄存器 用于 马赫数 2 家庭
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jtag (ieee 1149.1)-兼容, 5-v 在系统内 编程 可用
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外围设备 组件 互连 (pci) 符合 在 5/5.5/6/7.5/10/12 ns
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安全 用于 混合 供应 电压 系统 设计
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总线-friendly™ 输入 和 我/操作系统 减少 风险 的 不需要的 振荡 产出
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可编程 掉电 模式 结果 入点 电源 储蓄 的 向上 至 75%
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支持 由 vantis designdirect™ 软件 用于 快速 逻辑 发展
— 支架 hdl 设计 方法 与 结果 优化 用于 vantis
— 灵活性 至 适应 至 用户 要求
— 软件 partnerships 那 确保 客户 成功
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lattice/vantis 和 第三方 硬件 编程 支持
— lattice/vantispro™ (以前 已知 作为 machpro
®
) 软件 用于 在系统内 可编程性
支持 开启 pcs 和 自动化 测试一下 设备
— 编程 支持 开启 全部 专业 程序员 包括 数据 我/o, bp microsystems, advin,
和 系统 概述
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