MOTOROLA
半导体 技术的 数据
1
rev 0
motorola, 公司 1995
10/95
产品 预告(展)
8-位 Addressable 获得
1-的-8 解码器
high–performance silicon–gate cmos
这Mc54/74hc259一个 is identical in pinout to the lS259. the device
输入是 兼容 和 标准 cmos 输出; 和 pullup 电阻器,
它们 是 兼容 和 lsttl 输出.
这hc259a 有 四 模式 的 运作 作 显示 在 这 模式选择
表格.在 这 addressable 获得 模式, 这 数据 在 数据在 是 写 在 这
地址edlatch. the 一个ddressed latch follows the d在一个 input w它h 一个ll
non–addressedlatches remaining 在 它们的 previous states. 在 这 记忆
模式,所有 latches 仍然是 在 它们的 previous 状态 和 是 unaffected 用 这
数据or 一个ddressinputs. in the one–of–eight decoding or demultiplexing
模式,这 addressed 输出 跟随 这 状态 的 数据在 和 所有 其它 输出
在 这低 状态. 在 这 重置 模式 所有 输出 是 低 和 unaffected 用
the一个ddress 一个nd d一个t一个inputs. when oper一个ting the hC259一个 一个s 一个n
addressable 获得, changing 更多 比 一个 位 的 这 地址 可以 impose
一个 瞬时wrong 地址. 因此, 这个 应当 仅有的 是 完毕 当 在 这
记忆 模式.
•
输出 驱动 能力: 10 lsttl 负载
•
输出 直接地 接口 至 cmos, nmos, 和 ttl
•
运行 电压 范围: 2 至 6 v
•
低 输入 电流: 1
µ
一个
•
高 噪音 免除 典型的 的 cmos 设备
•
在 遵从 和 这 (所需的)东西 定义 用 电子元件工业联合会 标准
非. 7a
•
碎片 complexity: 202 fets 或者 50.5 相等的 门
逻辑 图解
地址
输入
A0
A1
A2
数据 在
重置
使能
14
15
13
3
2
1
12
11
10
9
7
6
5
4
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
管脚 16 = v
CC
管脚 8 = 地
同相
输出
获得 选择 表格
地址 输入
获得
C B 一个 Addressed
L L L Q0
L L H Q1
L H L Q2
L H H Q3
H L L Q4
H L H Q5
H H L Q6
H H H Q7
模式 选择 表格
使能 重置 模式
L H addressable 获得
H H 记忆
L L 8–line demultiplexer
H L 重置
这个文档 包含 信息 在 一个 产品 下面 开发. motorola reserves 这 正确的 至 改变 或者 停止 这个 产品 没有 注意.
mc54/74hc259a
管脚 分派
13
14
15
16
9
10
11
125
4
3
2
1
8
7
6
Q7
数据 在
使能
重置
V
CC
Q4
Q5
Q6
Q0
A2
A1
A0
地
Q3
Q2
Q1
d 后缀
soic 包装
情况 751b–05
n 后缀
塑料 包装
情况 648–08
订货 信息
MC54HCXXXAJ
MC74HCXXXAN
MC74HCXXXAD
MC74HCXXXADT
陶瓷的
塑料
SOIC
TSSOP
1
16
1
16
j 后缀
陶瓷的 包装
情况 620–10
1
16
1
16
dt 后缀
tssop 包装
情况 948f–01
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