特点
最大值 样品 费率: 40msps
12-有点 分辨率
否 缺失 代码
电源 耗散: 907mw
cmos 技术
同时 采样和保持
70.5db snr 在 10mhz 如果
内部 和 外部 参考资料
3.3v 数字/模拟 供应
序列化 lvds 产出
综合 框架 和 同步 图案
msb 和 lsb 第一 模式
选项 至 双 lvds 时钟 输出 电流
管脚- 和 格式-兼容 家庭
tqfp-80 powerpad
包装
应用程序
便携式 ultrasound 系统
胶带 驱动器
测试一下 设备
光学 联网
描述
这 ads5270 是 一个 高-业绩, 40msps, 8-频道,
平行模数转换 变频器 (adc). 内部 参考资料
是 提供, 简化 系统 设计 要求. 低
电源 消费 允许 用于 这 最高 的 系统
集成 密度. 串行 lvds (低-电压 差速器
信令) 产出 减少 这 号码 的 接口 线条 和
包装 尺寸.
一个 综合 相位 锁 回路 乘法 这 传入 adc
取样时钟 由 一个 因素 的 12.这个 12x 时钟 是 已使用 入点 这
流程 的 序列化 这 数据 输出 从 每个 频道. 这
12x 时钟 是 也 已使用 至 生成 一个 1x 和 一个 6x 时钟, 两者都有
的 哪个 是 已传输 作为 lvds 时钟 产出. 这 6x 时钟
是 表示 由 这 dif铁电位 对lclkp 和 lclkn, 同时 这
1x 时钟 是 表示 由 adclkp 和 adclkn. 这 字
输出 的每个 adc 频道 可以 是 已传输 要么 作为 msb
或 lsb 第一. 这 有点 重合 与 这 上升 边缘 的 这 1x
时钟输出 是 这 第一 有点 的 这 字. 数据 是 至 是 锁定 由
这 接收器 开启 两者都有 这 上升 和 坠落 边缘 的 这 6x 时钟.
这 ads5270 提供 内部 参考资料, 或 可以 可选
是 驱动 与 外部 参考资料. 最好 业绩 可以 是
已实现 通过 这 内部 参考 模式.
这 设备 是 可用 入点一个 powerpadtqfp-80 包装 和
是 指定 结束 一个 −40
°
c 至 +85
°
c 操作 范围.
12−Bit
adc
PLL
s/h
序列化程序
1X ADCLK
6X ADCLK
IN1
p
一个DCLK
IN1
n
OUT1
p
OUT1
n
12−Bit
adc
s/h
序列化程序
IN2
p
IN2
n
OUT2
p
OUT2
n
12−Bit
adc
s/h 序列化程序
IN3
p
IN3
n
OUT3
p
OUT3
n
LCLK
p
LCLK
n
ADCLK
p
ADCLK
n
12−Bit
adc
s/h
序列化程序
IN4
p
IN4
n
OUT4
p
OUT4
n
12−Bit
adc
s/h
序列化程序
IN5
p
IN5
n
OUT5
p
OUT5
n
12−Bit
adc
s/h 序列化程序
IN6
p
IN6
n
OUT6
p
OUT6
n
12−Bit
adc
s/h 序列化程序
IN7
p
IN7
n
OUT7
p
OUT7
n
12−Bit
adc
s/h
序列化程序
参考
IN8
p
IN8
n
参考
t
智力/分机
v
厘米
参考
B
OUT8
p
OUT8
n
寄存器
SCLK
SDATA
cs
控制
重置
pd
ADS5270
sbas293d −JANUARY2004 − 修订 将 2004
8-频道, 12-有点, 40msps adc
与 串行 lvds 接口
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版权
2004, 德州 仪器仪表 股份公司
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