pll103-02
ddr sdram 缓冲区 用于 台式机 pcs 与 4 ddr dimms
47745 fremont blvd., fremont, 加利福尼亚94538 电话 (510) 492-0990 传真 (510) 492-0991rev 11/07/00 第页1
特点
•
生成24 输出 缓冲区 从 一个 输入.
•
支架 向上 至 四 ddr dimms 或 2 sdram
dimms.
•
支架 266mhz ddr sdram.
•
一个 附加 输出 用于 反馈.
•
较少 比 5ns 延迟.
•
偏斜 之间 任何 产出 是 较少 比 100 ps.
•
2.5v 或 3.3v 供应 范围.
•
增强型 ddr 和 sdram 输出 驱动器
已选择 由 i2c.
•
可用 入点 48管脚 ssop.
块 图表
管脚 配置
备注:
#: 活动 低
说明
这 pll103-02 是 设计 作为 一个 3.3v/2.5v 缓冲区 至
分发 高速 时钟 入点 pc 应用程序. 这
设备 有 24 产出. 这些 产出 可以 是
已配置 至 支持 四无缓冲 ddr dimms
或 至 支持 2无缓冲 标准 sdram dimms
和 2 ddr dimms. 这 pll103-02 可以 是 已使用 入点
连接词 与 这 pll202-04 或 类似 时钟
合成器 用于 这 通过 专业版 266 芯片组.
这 pll103-02 也 有 一个 i2c 接口, 哪个 可以
启用 或 禁用 每个 输出 时钟. 当 电源 向上,
全部 输出 时钟 是 已启用 (有 内部 拉 向上).
pll103-02
DDR5C
ddr4c_sdram7
ddr4t_sdram6
地
vdd3.3_2.5
ddr3c_sdram5
ddr3t_sdram4
地
vdd3.3_2.5
ddr2c_sdram3
地
vdd3.3_2.5
ddr1c_sdram1
DDR0C
DDR0T
地
vdd3.3_2.5
FBOUT
SDATA
vdd3.3_2.5
DDR5T
ddr2t_sdram2
DDR10C
vdd2.5
地
DDR9T
DDR9C
vdd2.5
PD#
地
DDR8T
DDR8C
vdd2.5
选择_ddr
vdd2.5
地
DDR11T
DDR11C
DDR10T
地
DDR6T
DDR7T
DDR7C
地
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
41
42
44
43
45
46
47
48
buf_入点
ddr1t_sdram0
DDR6C
buf_入点
SDATA
SCLK
I2C
控制
PD#
DDR0T
DDR0C
ddr1t_sdram0
ddr1c_sdram1
ddr2t_sdram2
ddr2c_sdram3
ddr3t_sdram4
ddr3c_sdram5
ddr4t_sdram6
ddr4c_sdram7
DDR5T
DDR5C
DDR6T
DDR6C
DDR7T
DDR7C
DDR8T
DDR8C
DDR9T
DDR9C
DDR10T
DDR10C
DDR11T
DDR11C
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