ICS571
低 阶段 噪音 零 延迟 缓存区
mds 571 b 1 修订 072899 打印 11/14/00
整体的 电路 系统, inc.•525 race street•san jose•ca•95126•(408)295-9800tel•(408)295-9818fax
初步的 信息
• packaged 在 8 管脚 soic.
• 能 函数 作 低 阶段 噪音 x2 乘法器.
• 低 skew 输出. 一个 是 ÷2 的 其它.
• 输入 时钟 频率 向上 至 160 mhz 在 3.3v.
• 阶段 噪音 的 更好的 比 -100 dbc/hz 从
1khz 至 1mhz 补偿 从 运输车
• 能 recover poor 输入 时钟 职责 循环.
• 输出 时钟 职责 循环 的 45/55 在 3.3v.
• 高 驱动 力量 为 >100 mhz 输出.
• 全部 cmos 时钟 swings 和 25ma 驱动
能力 在 ttl 水平.
• 先进的, 低 电源 cmos 处理.
• 运行 电压 的 3.0 至 5.5 v.
这 ics571 是 一个 高 速, 高 输出 驱动, 低
阶段 噪音 零 延迟 缓存区 (zdb) 这个
integrates ics’ 专卖的 相似物/数字的 阶段
锁 循环 (pll) 技巧. ics introduced
这 world 标准 为 这些 设备 在 1992 和
这 debut 的 这 av9170, 和 updated 那 和
这 ics570. 这 ics571, 部分 的 ics’
ClockBlocks™家族, 是 设计 至 运作 在
高等级的 发生率, 和 faster 上升 和 下降 时间,
和 和 更小的 阶段 噪音. 这 零 延迟 特性
意思 那 这 rising 边缘 的 这 输入 时钟 aligns
和 这 rising edges 的 两个都 输出, 给 这
appearance 的 非 延迟 通过 这 设备. 那里
是 二 输出 在 这 碎片, 一个 正在 一个 低-skew
分隔 用 二 的 这 其它.
这 碎片 是 完美的 为 同步 输出 在 一个
大 多样性 的 系统, 从 个人的 计算机
至 数据 communications 至 video. 用 准许 止-
碎片 反馈 paths, 这 ics571 能 eliminate 这
延迟 通过 其它 设备. 这 使用 的 dividers 在
这 反馈 path 将 使能 这 部分 至 乘以
用 更多 比 二.
块 图解
描述
特性
阶段
探测器,
承担
打气, 和
循环 过滤
电压
控制
振荡器
CLK
输出
缓存区
ICLK
clk/2
输出
缓存区
FBIN
÷2
外部 反馈 能 来到 从 clk 或者 clk/2 (看 表格 在 页 2).
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