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ClockWorks™
SY100EL15L米雷尔
这 sy100el15l 是 一个 低 偏斜 1:4 时钟 分布
集成电路 设计 显式地 用于 低 偏斜 时钟 分布
应用程序. 这 设备 可以 是 驱动 由 要么 一个
差速器 或 单端 ecl 或, 如果 正 电源
供应品 是 已使用, pecl 输入 信号. 如果 一个 单端
输入 是 至 是 已使用 这 v
bb
输出 应该 是 已连接
至 这 clk 输入 和 旁路 至 接地 通过 一个 0.01
µ
f
电容器. 这 v
bb
输出 是 设计 至 act 作为 这
开关 参考 用于 这 输入 的 这 el15 下 单独-
已结束 输入 条件. 作为 一个 结果, 这个 管脚 可以 仅
来源/水槽 向上 至 0.5ma 的 电流.
这 el15 特点 一个 多路复用 时钟 输入 至 允许
用于 这 分布 的 一个 下部 速度 扫描 或 测试一下 时钟
沿 与 这 高 速度 系统 时钟. 当 低 (或
左 打开 和 拉 低 由 这 输入 下拉 电阻)
这 选择 管脚 将 选择 这 差速器 时钟 输入.
这 普通 启用 (en) 是 同步 所以 那 这
产出 将 仅 是 已启用/已禁用 当 他们 是
已经 入点 这 低 州. 这个 避免 任何 机会 的
生成 一个 矮子 时钟 脉冲 当 这 设备 是 已启用/
已禁用 作为 可以 发生 与 一个 异步 控制.
这 内部 翻转 翻牌圈 是 时钟 开启 这 坠落 边缘 的 这
输入 时钟, 因此 全部 关联的 规格 限制
是 引用 至 这 负 边缘 的 这 时钟 输入.
当 两者都有 差速器 输入 是 左 打开, clk 输入
将 拉 向下 至 v
ee
和 clk 输入 将 偏差 周围
v
抄送
/2.
管脚 功能
clk 差速器 时钟 输入
SCLK 同步 时钟 输入
en 同步 启用
选择 时钟 选择 输入
v
bb
参考 输出
q
0-3
差速器 时钟 产出
真相 表管脚 姓名
特点 描述
© 1999 米雷尔
rev.: 一个 修正案: /0
问题 日期: 12月 1999
管脚 配置/块 图表
ClockWorks™
SY100EL15L
clk SCLK 选择 en q
l XLLL
HXLLH
XLHLL
XHHLH
XXXHL*
* 开启 下一个 负 过渡 的 clk 或 sclk
v
抄送
clk
q
0
q
0
q
1
q
2
q
2
q
3
q
3
v
ee
选择
v
bb
clk
en
16 15 14 13 12 11 10 9
q
1
1
2
34567
8
d
q
1 0
SCLK
SOIC
顶部 查看
■
3.3v 电源 供应
■
50ps 输出到输出 偏斜
■
低 电源
■
同步 启用/禁用
■
多路复用 时钟 输入
■
75K
Ω
内部 输入 下拉 电阻
■
esd 保护 的 2000v
■
可用 入点 16-管脚 soic 包装
3.3v 1:4 时钟
分布
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