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ds022-1 (v2.2) 十一月 9, 2001
www.xilinx.com
模块 1 的 4
初步 产品 规格
1-800-255-7778 1
特点
• 快, 高密度 1.8 v fpga 家庭
- 密度 从 58 k 至 4 m 系统 盖茨
- 130 mhz 内部 业绩 (四 lut 级别)
- 设计 用于 低功耗 操作
- pci 符合 3.3 v, 32/64-有点, 33/ 66-mhz
• 高度 灵活 选择/o+™ 技术
- 支架 20 高性能 接口 标准
- 向上 至 804 单曲-已结束 我/操作系统 或 344 差速器 我/o
对 用于 一个 骨料 带宽 的 > 100 gb/s
• 差速器 信号 support
- lvds (622 mb/s), blvds (总线 lvds), lvpecl
- 差速器 我/o 信号 可以 是 输入, 输出, 或 我/o
- 兼容 与 标准 差速器 设备
- lvpecl 和 lvds 时钟 输入 用于 300+ mhz
时钟
• 专有 高性能 selectlink™
技术
- 双 数据 费率 (ddr) 至 virtex-e? 链接
- web-基于 hdl 世代 方法论
• 复杂的 selectram+™ 记忆 层次结构
- 1 mb 的 内部 可配置 分布式 ram
- 向上 至 832 kb 的 同步 内部 块 ram
- 真 双-port™ blockram 能力
- 记忆 带宽 向上 至 1.66 tb/s (等效
带宽 的 结束 100 rambus 频道)
- 设计 用于 高性能 接口 至
外部 回忆
- 200 mhz zbt* srams
- 200 mb/s ddr sdrams
- 支持 由 免费 synthesizable 参考 设计
• 高性能 内置 时钟 管理 电路
- 八 完全 数字 延迟-已锁定 循环 (dlls)
- 数字-合成 50% 职责 循环 用于 双
数据 费率 (ddr) 应用程序
- 时钟 相乘 和 除法
- 零-延迟 换算 的 高速 lvpecl/lvds
时钟 至 任何 我/o 标准
• 灵活 体系结构 余额 速度 和 密度
- 专用 进位 逻辑 用于 高速 算术
- 专用 乘数 support
- 级联 链条 用于 宽输入 功能
- abundant 寄存器/锁扣 与 时钟 启用, 和
双 同步/异步 设置 和 重置
- 内部 3-州 bussing
- ieee 1149.1 边界扫描 逻辑
- 模具温度 传感器 二极管
• suppor泰德 由 xilinx foundation™ 和 alliance series™
发展 系统
- 进一步 编译 时间 减少 的 50%
- 互联网 team 设计 (itd) 工具 理想 用于
百万-加号 闸门 密度 设计
- 宽 选择 的 pc 和 workstation platforms
• sram-基于 在系统内 配置
- 无限 re-可编程性
• 高级 包装 选项
- 0.8 mm 芯片级
- 1.0 mm bga
-1.27mm bga
-hq/pq
•0.18
m
m 6-图层 金属 流程
• 100% 工厂 已测试
* zbt 是 一个 商标 的 综合 设备 技术, 公司
0
virtex™-e? 1.8 v
字段 可编程 闸门 阵列
ds022-1 (v2.2) 十一月 9, 2001
00
初步 产品 规格
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